基于SiP封装的DDR3时序仿真分析与优化
2021年电子技术应用第10期
王梦雅，曾燕萍，张景辉，周倩蓉
中国电子科技集团公司第五十八研究所，江苏 无锡214035
摘要： 针对DDR3系统设计对时序要求的特殊性，对某一SiP(System in Package)中DDR3封装和基板设计进行时序仿真和优化，通过仿真指导设计，提高SiP产品DDR3的设计成功率，减少设计周期。通过ANSYS SIwave软件提取信号S参数，再经过Cadence SystemSI软件搭建拓扑进行时序仿真分析，利用信号完整性相关理论，讨论信号时序与波形的关系，结合版图分析，给出实际的优化方案，并经过仿真迭代验证，最终使所设计的DDR3满足JEDEC协议中的时序要求。
中图分类号： TN405.97
文献标识码： A
DOI：10.16157/j.issn.0258-7998.211370
中文引用格式： 王梦雅，曾燕萍，张景辉，等. 基于SiP封装的DDR3时序仿真分析与优化[J].电子技术应用，2021，47(10)：42-47.
英文引用格式： Wang Mengya，Zeng Yanping，Zhang Jinghui，et al. Timing simulation analysis and optimization of DDR3 based on SiP package[J]. Application of Electronic Technique，2021，47(10)：42-47.
文献标识码： A
DOI：10.16157/j.issn.0258-7998.211370
中文引用格式： 王梦雅，曾燕萍，张景辉，等. 基于SiP封装的DDR3时序仿真分析与优化[J].电子技术应用，2021，47(10)：42-47.
英文引用格式： Wang Mengya，Zeng Yanping，Zhang Jinghui，et al. Timing simulation analysis and optimization of DDR3 based on SiP package[J]. Application of Electronic Technique，2021，47(10)：42-47.
Timing simulation analysis and optimization of DDR3 based on SiP package
Wang Mengya，Zeng Yanping，Zhang Jinghui，Zhou Qianrong
China Electronic Technology Group Corporation No.58 Research Institute，Wuxi 214035，China
Abstract： Aiming at the timing requirements of DDR3 system, timing simulation and optimization were carried out for DDR3 package and substrate design in a SiP(System in Package). Through simulation guidance design, the design success rate of DDR3 in SiP product was improved and the design cycle was reduced. The signal scattering parameters were extracted by ANSYS SIwave software, and then the topology construction and timing simulation analysis was carried out through Cadence SystemSI software. The relationship between signal timing and waveform was discussed based on the theory of signal integrity. The actual optimization scheme was given by combining with layout analysis. Finally, the designed DDR3 system could meet the timing requirements of JEDEC protocol through simulation iteration verification.
Key words : DDR3；SiP(system in package)；timing simulation；high density interconnection；signal integrity
0 引言
系统级封装(System in Package，SiP)是利用先进封装技术将不同功能的芯片集成在一个微系统内，具备小型化、低功耗和高性能等优势，已成为半导体行业关注的重要焦点之一[1-4]。SiP中经常集成高频率高带宽的DDR3系统来实现存储功能，但是与传统PCB不同，基于SiP封装的高密度互联DDR3的复杂性设计带来的信号完整性问题日益严重[5-8]。除了单纯从信号的眼图和波形来判断信号质量外，DDR3的设计还面临着严格的时序要求，即使信号波形达到JEDEC协议中规定的判决标准，数据与选通信号、地址与时钟信号等之间的时延也不一定符合协议规范，DDR3的接口时序分析成为DDR3设计的重中之重[9-10]。
基于SiP封装的DDR3设计一旦出现问题，再重新投产会造成时间和成本的浪费，为了解决这一问题，引入了仿真的概念。根据产品不同设计阶段分为前仿真和后仿真，分别针对产品布线前和布线后[11-12]。本文主要针对后仿阶段，从一例实际SiP项目中的DDR3封装和基板设计着手，进行数据与选通、地址与时钟之间的时序仿真，通过仿真结果分析其信号薄弱点，结合该项目各方面情况提出优化方案，经过仿真迭代，使信号符合JEDEC协议规范，为SiP 的DDR3时序仿真和优化提供很好的借鉴和指导作用。
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作者信息：
王梦雅，曾燕萍，张景辉，周倩蓉
(中国电子科技集团公司第五十八研究所，江苏 无锡214035)
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