设计一个大规模芯片/系统集成的最佳路径是什么？这是一个大家都关心的好问题。

　　Cerebras 通过其wafer scale engine 2 （ WSE-2 ）为行业设定了一个高标准：它拥有 2.6 万亿个晶体管，包括 850,000 个内核，这个成就是他们采用台积电的 7 纳米工艺在大约 8 英寸 x 8 英寸的硅片上成就的。

　　达成这写目标的另一种不同的方法是使用chiplet技术，然后使用无源硅互连技术将各种“设备”安装到单个硅片上。加州大学洛杉矶分校和伊利诺伊大学厄巴纳-香槟分校的研究人员最近发表的一篇新论文称，这种方法更灵活，可以扩展，并提供显著的成本优势。

　　根据最近的一篇论文，该团队的研究人员团队已经在设计并正在制作拥有2048个chiplet和14336个核心的晶圆级处理器原型，在这篇论文中，他们还很好地展示了chiplet的 方法的优势和挑战。

　　“据我们所知，这是有史以来最大的基于小芯片组装的系统。就活动区域而言，我们的原型系统比 Nvidia/AMD 等公司的基于小芯片的系统大 10 倍左右，比 Nvidia 的 64 小芯片 Simba（研究）系统大 100 倍左右，”研究人员在论文中写道。

　　基本前提是熟悉的。他们表示，“图形处理、数据分析和机器学习等高度并行工作负载的激增正在推动对具有大量处理核心、广泛内存容量和高内存带宽的大规模并行高性能系统的需求。”

　　到目前为止，使用传统的封装外通信链路连接的离散封装处理器的异构架构已成为处理新工作负载的主要解决方案。此外，还有大量针对这些工作负载的新芯片和系统，Cerebras 的 WSE-2 就是一个例子。

　　研究人员认为，单片晶圆级“芯片无法集成来自异构技术（如 DRAM 或其他密集存储技术）的组件。此外，为了获得良好的产量，需要在晶圆级芯片上保留冗余内核和网络链接。

　　因此他们指出，小芯片策略应该能够克服其中的一些限制：

　　”构建晶圆级系统的一种竞争方法是在晶圆级互连基板上集成预先测试过的已知良好的小芯片（在这项工作中，我们将未封装的裸芯片/小芯片称为小芯片）。硅互连结构 （Silicon interconnect Fabric ：Si-IF） 是一种候选技术，它使我们能够在高密度互连晶片上紧密集成许多小芯片。Si-IF 技术提供基于细间距铜柱（10μm 间距）的 I/O，其密度至少是基于中介层的系统中使用的传统 μ-bumps的 16 倍，以及~100μm 的小芯片间距。因此，它为小芯片间互连提供了全局的片上布线特性。此外，在基于小芯片的晶圆级系统中，小芯片可以采用异构技术制造，并有可能提供更好的性价比权衡。“

　　下图很好地概述了设计。

　　正如您所期望的那样，芯片组方法带来了自己的一组设计挑战，团队列举了这些挑战：

　　”我们应该如何为整个晶圆上的所有倒装芯片键合小芯片供电？

　　“我们如何在如此大的区域内可靠地分配时钟？

　　”当每个小芯片需要支持大量基于细间距铜柱的 I/O 时，我们如何设计面积高效的 I/O，我们如何实现非常高的整体小芯片组装和键合良率？

　　“芯片间网络架构应该怎么搭建，如果几个小芯片出现故障，我们如何实现弹性？

　　”当 I/O pads尺寸较小时，测试策略是什么？我们如何确保测试方案的可扩展性？

　　“在制造过程的不确定性和限制条件下，我们如何设计小芯片和基板？”

　　在那篇论文中，研究团队详细介绍了针对整体架构、计算小芯片、内存小芯片和所选晶圆级基板的解决方案方法和具体考虑因素。还详细检查了网络、配电和测试基础设施。

　　该团队还通过在 FPGA 平台上模拟缩小尺寸的多块系统来验证系统设计和架构。“我们能够成功地在这个系统上运行各种工作负载，包括图应用程序，例如广度优先搜索 （ breadth-first search ：BFS）、单源最短路径 （ single-source shortest path ：SSSP） 等，”该论文称。

　　查看一下这些原型的行为会很有趣。

　　该论文的作者之一、加州大学洛杉矶分校的博士Saptadeep Pal告诉HPCwire，“一个较小的硅原型现在已经启动并运行程序。目前正在建造晶圆级原型。我们正在一步一步地进行。流片和系统在许多方面都是”第一次“，而且在大学里，重新制作的时间和金钱成本非常高。完整的晶圆级系统可能还需要几个月的时间。”