基于HITOC DK与3DIC Integrity的3DIC芯片物理设计
2022年电子技术应用第8期
徐 睿，王贻源
芯盟科技，上海200000
摘要： 使用了Cadence 3DIC Integrity工具，并结合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip) Design Kit，进行了3DIC(3D异构集成)逻辑堆叠逻辑类型芯片的后端实现。项目中对于Cadence 3DIC Integrity工具中的proto seeds(即最小分布单元)进行了拆分、分布、定义等方面的研究优化；并且对于顶层电源规划与Hybrid Bonding bump间的布线排列进行了算法优化，在不影响电源网络强壮性的情况下尽可能多地获得Hybrid Bonding bump数量，从而增加了top die与bottom die间的端口数。最终结果显示，在与传统2D芯片实现的PPA(性能、功耗、面积)对比中，本实验获得了频率提升12%、面积减少11.2%、功耗减少2.5%的收益。
中图分类号： TN402
文献标识码： A
DOI：10.16157/j.issn.0258-7998.229805
中文引用格式： 徐睿，王贻源. 基于HITOC DK与3DIC Integrity的3DIC芯片物理设计[J].电子技术应用，2022，48(8)：55-59.
英文引用格式： Xu Rui，Wang Yiyuan. 3DIC physical design of chips based on HITOC DK and 3DIC Integrity technology[J]. Application of Electronic Technique，2022，48(8)：55-59.
文献标识码： A
DOI：10.16157/j.issn.0258-7998.229805
中文引用格式： 徐睿，王贻源. 基于HITOC DK与3DIC Integrity的3DIC芯片物理设计[J].电子技术应用，2022，48(8)：55-59.
英文引用格式： Xu Rui，Wang Yiyuan. 3DIC physical design of chips based on HITOC DK and 3DIC Integrity technology[J]. Application of Electronic Technique，2022，48(8)：55-59.
3DIC physical design of chips based on HITOC DK and 3DIC Integrity technology
Xu Rui，Wang Yiyuan
ICLEAGUE，Shanghai 200000，China
Abstract： In this paper, Cadence 3DIC Integrity and ICLEAGUE HITOC Design Kit are used to implement the back-end of 3DIC logic stack logic chip. In the project, the separation, distribution, definition and other aspects of proto seeds(i.e., minimum distribution unit) in Cadence 3DIC Integrity were studied and optimized. In addition, the paper provided an algorithm of routing arrangement between the top-level power planning and Hybrid Bonding bump，which is optimized to obtain as many Hybrid Bonding bumps as possible and also keep the strength of the power network, thus increasing the number of ports between top die and bottom die. The final results of this paper show that compared with PPA(performance, power consumption and area)implemented by traditional 2D chips, the experiment has achieved 12% increase in frequency, 11.2% reduction in area and 2.5% reduction in power consumption.
Key words : 3DIC；logic stack logic；Hybrid Bonding；HITOC Design Kit；PPA
0 引言
1956年，英特尔创始人戈登·摩尔提出，当价格不变时，集成电路上可容纳的元器件的数目，约每隔18～24个月便会增加一倍，性能也将提升一倍。这一定律揭示了信息技术进步的速度。过去的半个多世纪，半导体行业一直遵循着摩尔定律(Moore′s law)高速地发展，如今，制程节点已经来到了5 nm，借助于EUV光刻及FINFET等先进技术，正在向3 nm甚至更先进的节点演进。然而，随着芯片制造工艺不断接近物理极限，单纯的半导体工艺升级带来的计算性能的提升不再像以前那么迅速，芯片发展逐渐步入后摩尔时代。3D堆叠技术是把不同功能的芯片或结构，通过堆叠技术或过孔互连等微机械加工技术，使其在z轴方向上形成立体集成、信号连通，是以晶片级、芯片级等封装和可靠性技术为目标的三维立体堆叠加工技术。3DIC 将不同工艺制程、不同性质的芯片整合在一个封装体内，提供了性能、功耗、面积和成本方面的优势。3DIC能够为5G芯片、CPU、车载芯片等应用场景提供更高水平的集成、更高性能的计算和更大的通信带宽。3DIC已经成为后摩尔时代延续摩尔定律的最佳途径之一。
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作者信息：
徐 睿，王贻源
(芯盟科技，上海200000)
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