中文引用格式： 雷源，王一博. 基于Virtuoso的模拟电路版图智能体技术研究[J]. 电子技术应用，2026，52(8)：47-51.
英文引用格式： Lei Yuan，Wang Yibo. Research on agent technology for analog layout based on Virtuoso[J]. Application of Electronic Technique，2026，52(8)：47-51.
引言
长期以来，模拟集成电路设计自动化始终是电子设计自动化（Electronic Design Automation, EDA）领域的核心攻关难题。与布局布线高度结构化、基本实现全自动化的数字电路不同，模拟版图设计高度依赖专家经验，设计过程需同步兼顾器件匹配性、寄生效应、电路对称性、热分布特性以及各类复杂的工艺相关约束。随着工艺技术迈入纳米时代，各类物理效应的影响愈发显著，使得模拟版图全自动化生成的难度大幅提升。
近年来，基于大语言模型（Large Language Model, LLM）的智能体技术已在多个EDA环节展现出应用潜力，例如辅助代码生成、错误分析及脚本编写等。然而，在模拟集成电路版图这一高度专业化的领域，智能体技术的落地仍然面临严峻挑战。首先，模拟集成电路版图领域的知识具有高度封闭性，优秀的版图设计成果几乎全部作为企业核心机密而未被共享，公开可获取的高质量训练数据极为匮乏。其次，模拟版图并非单一目标的优化问题，而是需要同时考虑匹配、对称、寄生、噪声耦合、热效应等多维度约束，这些约束相互耦合，难以形式化为简单的规则或损失函数。第三，LLM本质上是语言模型，擅长序列化推理，而版图属于几何空间问题，将几何特征转化为文本描述会丢失大量空间信息，导致LLM在空间几何推理能力方面存在天然不足。第四，一个中等规模的模拟版图可能包含数十万乃至上百万个多边形，远超当前LLM的上下文窗口限制，导致智能体无法感知版图全貌，因而难以开展全局优化。第五，数字设计中代码编写错误通常可通过编译器报错快速定位，而模拟版图中任何一处失误均可能导致整个芯片无法工作，流片成本动辄高达数百万美元。LLM固有的幻觉问题在此类场景中代价极高，凸显了模拟版图自动化对容错率的严苛要求。
针对上述挑战，本文提出一种基于Cadence Virtuoso平台、依托智能体技术的模拟电路版图生成与交互式优化框架。该框架融合大语言模型驾驭工程技术，可将自然语言指令精准转换为版图设计约束，并搭建约束驱动的自动布局布线工具链，力求在保障版图质量的同时显著提升设计效率与工具易用性，为模拟电路版图的自动化设计提供可行技术路径。
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作者信息：
雷源1，王一博2
（1.香港应用科技研究院，香港 999077；
2.香港理工大学，香港 999077）
