同步是数字通信系统中的一个重要问题。帧同步电路设计的好坏直接影响数据的解调质量，甚至影响整个通信系统的性能。本文结合实际设计出一种适用于衰落信道的快速搜捕帧同步电路。该设计采用全局时钟控制每个触发器，避免了累积时延以及毛刺的产生，增强了整体设计的可靠性；同时利用Mealy状态机改进了传统保护模块，使帧同步搜捕时间缩短了至少一帧周期时间；并且在帧同步码检测模块中，利用容差技术与非容差技术相结合使系统同步后有一位误码纠错能力^[1]，加强了系统的稳定性；最后用FPGA实现了帧同步电路的设计。
1 帧同步电路原理
1.1 帧同步电路组成
　　帧同步电路主要分为4个模块：帧同步码检测模块、帧时标发生模块、保护模块和控制模块" title="控制模块">控制模块。其原理图如图1所示。

　　数据流串行输入到帧同步码检测模块，帧同步检测模块检测到同步码后输出一个检测码，该检测码与帧时标发生模块产生的帧时标脉冲同时输入到保护模块。保护模块比较检测码和帧时标脉冲是否在同一时刻对上，连续对上α次（后方保护数）则判断为同步；在同步状态下，由于干扰或中断等原因可能导致帧同步码组丢失，帧检测码与帧时标脉冲一旦连续β次（前方保护数）没有对上则判断为失步" title="失步">失步。保护模块将同步信号、失步信号、帧定位信号和帧检测码一同送到控制模块。同时将同步信号输入到帧同步码检测模块作为其容差和非容差控制信号。控制模块根据输入信号的相关信息产生帧时标发生器的置位信号，调整帧时标发生器中时标产生的时刻，从而完成一轮新的同步。
1.2 同步容差
　　同步容差是容许“一定程度”的帧标识误码的标志，以容差门限表示。在同步状态时，希望尽可能不漏掉帧同步码以维持系统的同步状态（即降低漏警概率），所以在同步状态下，容差门限就要选择稍大点（本设计取为1）；在失步搜捕状态下，为避免误码带来数据流中出现虚帧同步定位码，应选取容差门限为0，即不容许误码。
　　本设计利用容差技术和非容差技术相结合实现帧同步码检测模块，从而提高了帧同步的抗干扰性。
2 基于FPGA的设计与实现
　　利用VHDL设计了各模块，并在ISE 7.1i开发软件上编译通过。
2.1 帧同步码检测模块
　　帧同步码检测模块的主要作用在于检测出帧同步码组，并在码组的最后一位给出一个检测脉冲。其检测电路结构图如图2所示。

　　系统时钟和驱动数据流同时进入比较器A和B与预设的最佳同步码组进行比较，若比较结果一致，则输出检测脉冲到选择器；当容差控制信号为“1”时则输出比较器A的检测脉冲，反之则输出比较器B的检测脉冲（容差信号为“1”表示开启容差功能，允许1位误码）。具体仿真波形如图3所示。

　　图中，clk为系统时钟，data为数据流，control为容差控制信号，jc为帧同步检测信号。
2.2 帧时标发生模块
　　帧时标发生模块的主要作用在于每隔一帧周期时间产生一个时标脉冲。帧时标发生模块结构图如图4所示。

　　本设计选取一帧的周期为32个系统时钟周期。保护信号c的作用在于避免出现虚假时标，即高电平时屏蔽掉时标脉冲，低电平时对时标脉冲不造成任何影响。具体仿真波形如图5所示。

　　图中，clr为置零信号，pc为时标脉冲。
2.3 保护模块
　　保护模块主要作用在于实现前方保护和后方保护，最后输出同步和失步信号。传统的保护模块是用四个D触发器、一个3口与门、一个4口与门实现的^[4]，或用两个计数器分别对前方保护和后方保护计数^[3]实现的。本设计选用2进程同步Mealy型有限状态机进行设计。其状态转移图如图6所示。

　　由图6可知，系统设置了七个状态，ST0、ST1、ST2为失步搜捕状态，其余四个状态为同步保护状态。本设计设置α=3和β=4。在系统时钟上升沿时刻，jc＝0、pc＝1，表示搜捕到检测脉冲并且对上了，而如果jc＝1、pc＝1，则表示没有对上检测脉冲。从ST0到ST3连续对上检测脉冲3次，即后方保护数计满，确定为同步（同步信号q置“1”）。同理，从ST3到ST0连续4次没有对上检测脉冲，即前方保护数计满，确定为失步（同步信号q置“0”）。具体仿真波形如图7所示。

　　图中，qf为失步信号，q1为置零信号的辅助信号。
　　q1实际上为控制模块中置零辅助信号的一部分，关键作用在于能快速搜捕从而确定同步，即缩短失步时间，能在失步后一出现帧同步检测信号立刻产生置零信号。
　　q1产生方式：系统一旦失步，立刻将q1置“1”；系统一旦在系统时钟clk的上升沿检测到帧同步检测码，立刻将q1置“0”。
2.4 控制模块
　　控制模块主要作用在于产生时标发生模块的置零信号。当系统处于失步状态(qf=1或q＝0)时，开始搜捕帧同步检测码。搜捕到帧同步检测码时产生一个置零信号，将帧时标发生模块清零，重新开始计数。使得下一帧帧时标脉冲可以对上帧同步检测码。但置零信号并不能根据已知的输入信号直接得到，必须加辅助信号间接产生。下面给出辅助信号q2产生的设计流程。

　　设计流程图如图8所示。辅助信号q2只能保证在失步状态下生成需要的置零信号，但要实现快速搜捕的目的（即失步后的第一个帧同步检测脉冲出现时就可产生置零信号），必须将前面保护模块中提到的q1与此处的q2合并成一路信号，这样就产生了完整的置零辅助信号。根据图9所提供的框图便可产生所需要的置零信号clr。
　　最终得到的置零信号clr的波形图如图10所示。
　　图10中，qt为最终的置零辅助信号。

2.5 帧同步整体模块
　　在ISE开发平台上采用原理图输入方式，根据同步单元各个功能模块的划分，将各个功能模块连接起来，编译成功。其整体设计框图如图11所示。整体帧同步设计仿真波形如图12所示。