根据同步接收机的结构，设计出扩频及其同步电路，可变码扩频可选用不同长度的PN码和三进制码，如图2所示。

1.2 扩频与解扩实现
    下面分别介绍MBOK和PN码扩频的过程。
1.2.1 MBOK扩频
    由于MBOK正交序列码集是由计算机搜索到的伪正交码，所以没有一定的生成多项式，本文采用查表法实现扩频。表1是由802.15.3a工作组给出的一组三进制扩频码。

    扩频单元主要由寄存器、ROM和并串转换模块构成。首先，输入的1位原始位信息放在寄存器中变为符号信息，符号信息的个数由M决定。寄存器输出两个值，一个是地址信息，用于在ROM中选择正交序列；一个是相位信息，用于调制序列的相位信息。由于MBOK是由{1，0，-1}组成的三进制正交码，而-1无法用硬件描述语言实现，将其映射为有符号数。在本文中，用11代表-1，01代表+1，00代表0。即ROM中存放的是映射后的48位二进制序列。当相位信息为1时，选择的序列相位取反；相位信息为0时，序列相位不变。然后将这些并行的序列经过并串转换模块输出，以便调制脉冲相位。-1和+1的相位相差180度，而0表示没有脉冲信号发出。MBOK扩频端设计如图3所示。

    从每个脉冲信号的相位信息中提取出码片信息11或01，没有脉冲信号时，码片信息为00。在接收端，采用相关解扩法。将码片信息分别存储在24位的符号寄存器和24位的数值寄存器内。寄存器中的序列被送至各个相关运算单元进行相关运算，在每个相关运算单元中，有两个相关器，一个用于计算符号信息，另一个计算数值信息。然后将其积分得到序列之间的相关值，将8组相关运算单元计算得出的相关值送入判决器，在判决器中跟各个门限值进行比较，从而恢复出原始符号信息。最后的位信息经并串转换模块输出。如图4所示。

1.2.2 PN码扩频
    PN码扩频一共分为三个模块：时钟分频模块、扩展模块和并串转换模块。
    分频模块主要作用是实现时钟的分频，分频大小取决于扩频的位数。
    扩展模块按照预先设定的扩频序列对输入信号进行扩频，这里采用的是31位的M序列，如果输入信号为1，则以原码输出，如果是0，则以其反码输出。
    并串转换模块是将扩展模块输出的并行数据串行输出。
    解扩就是在一码元周期里对比特数据进行相关积分，并设置一高一低两个门限阈值。如果积分值大于高门限，则译为1，如果积分值小于低门限，则译为0。
1.3 匹配滤波器设计
    匹配滤波器（DMF）实现捕获的基本思想是利用自相关特性识别码序列，相关过程相当于接收信号滑过码序列，每个时刻都产生一个相关结果，当滑到两序列对齐时，有相关峰值输出。在没有任何干扰的情况下，匹配滤波器最多只需要一个扩频序列的周期，就可以检测出同步相位。PN方式扩频时，采用31位M序列作为UWB中用来同步的preamble。其本原多项式为f(x)=x⁵+x⁴+x³+x²+1。最后为了处理方便，在31位M序列末尾加了1位0。使用MBOK方式扩频时，用24位的三进制扩频序列。
    综合本模块设计和后面控制模块的设计，以PN码扩频为例，给出如下算法：
    (1)启动模64计数器（MBOK方式为48），在一个符号时间内寻找匹配滤波器最大值出现的位置，如果该值达到了设定的阈值，记录该位置。
    (2)启动重合检测，连续检测8个符号内的最大值位置，若这8个最大值出现的最大值位置有若干个（预先设定）与初次检测到的位置一致，则认为捕获初步完成，进入跟踪，否则回到(2)。
    (3)启动门限检测器，对(2)中连续8个符号内的最大值做平均，均值与设定的门限做比较。如果高于门限，则认为捕获完成，进入跟踪状态，否则回到(1)。
    在运用FPGA实现匹配滤波器时，由于匹配滤波器系数仅有0和1，该滤波器中并不包含有真正意义上的乘法器，滤波器采样速率为PN码的2倍.由于匹配滤波器中的移位寄存器消耗大量的逻辑资源，采用如图5的设计可以减少一半的移位寄存器。双口RAM的读写地址相差16^[4][5]。

1.4 跟踪电路设计
    图6是跟踪电路结构的设计框图，匹配滤波器n位输出送至比较器进行比较，然后将比较结果分别送给n位和1位的加法器处理，接着将输出值送至有限状态机，最后由除法器和减法器配合有限状态机工作，从而实现跟踪功能。

    本设计采用的是延迟锁定环。输入PN码信号分别与本地产生的延迟相差1位的PN码进行相关运算。这两个相互延迟1位的PN码序列可由本地PN码发生器提前T_c/2和滞后T_c/2得到。按照PN码相关特性，输入信号与本地PN码的相关特性为三角波。两个移位自相关函数R(τ+T_c/2)和-R(τ+T_c/2)相加形成的曲线如图7所示。S曲线表明，如果收到的信号与本地PN码相差有提前或延后，则加法器输出为正值或负值。可以看出，在时间偏差-T_c/2～T_c/2之间，延迟锁定环的输出值和时间偏差τ成正比。此值经过处理后送给DDS，经过它再去调整本地模板信号，使本地模板波形的频率随相位跟踪接收信号变化。这就是本设计延迟锁定环的基本工作情况。本论文中，减法器和有限状态机及后面所设计的DDS一起完成延迟锁定功能^[6]。

    在正常情况下(即同步状态)，S曲线锁定在0点。如果出现同步有少许偏差的情况，则会送出信号给DDS模块，最后产生修正同步偏差的数字载波。
    此外，同步中比较复杂的状态转换也由此部分来控制。下面逐步说明同步过程中状态转换情况。首先，不断判断匹配滤波器相关值输出，如果超过了阈值，则进入了捕获的第一个状态，也就是重合检测状态。其中用high代表滤波器系数高位与输入数据的相关值，low代表滤波器系数低位与输入数据相关值，dlow为low的延迟输出。Sum为high与dlow之和。即为匹配滤波器的输出，location代表的是第一个符号内匹配滤波器输出值最大时的位置,flag则是用来跟踪每一个符号周期内最大值的位置。
    等到重合检测结束，将step的值与设定的阈值作比较，若大于阈值，则进入了捕获的次状态，即门限检测状态，由此已经确定了最大值的位置（position的值），此时将满足条件最大值的和即（asum）和重合次数（step）的值送给除法器做门限检测。
    若门限检测通过，系统进入跟踪状态。此时给出控制信号（en），让解扩模块开始工作。在跟踪状态中，要比较每个符号周期内最大值出现位置（position）前后半个码片的相关值，它们的差值送给DDS，作为调整信号。
    图8和图9分别为信号转换示意图和同步控制模块状态转换图。图8中的quo和dis分别为除法器输出和延迟锁定环差值输出。

1.5 DDS的设计
    DDS主要由L位累加器、L位寄存器和正弦值存储ROM表构成。在本设计中，L取值为8。ROM里存储的值是由相位码计算出来的与之对应的幅度码。正弦波输出的值可用9位二进制数来表示，其最大值设为011111111。最高位为符号位。其幅度值可用公式255sin2πn/256计算出的值截短得到。然后将计算得到的值存储在ROM当中，ROM的位宽为8位，深度是256。延迟锁定环输出值可以算出基带信号频率的偏差，设为f，根据DS-UWB射频中心频率和码片速率3倍的关系，DDS可以产生出相应频率的数字载波，通过DAC的输出信号来调节本地模板信号，从而使系统始终处于精确同步状态。
1.6 同步模块的复用及可变码长
    码长的调整只需要调整相对应的信号位宽，由于匹配滤波器、DDS及除法器模块对于PN码及MBOK扩频都是通用的，也只需要调整一下信号位宽的参数。需要考虑的是延迟锁定环单元，采用MBOK扩频的三进制序列有着良好的自相关性能，而且其自相关性与PN码相似，所以也可以使用延迟锁定环来进行跟踪。
2 系统仿真和验证
    图10为整个系统的信号连接框图，共分为匹配滤波器、除法器、延迟锁定环、直接频率合成、扩频和解扩模块6个部分。其中con为码型控制信号，当con为高电平时，系统采用PN码扩频方式；当con为低电平时，系统采用三进制码的MBOK扩频方式。

    图11和图12分别是用PN码(con为1)和三进制码扩频（con为0）的后仿波形，测试时使用的是相同的数据，可以看到在这两种情况下，扩频系统均能正确解扩。

    本系统以MBOK为例在Altera的cycloneII系列EP2C35F672C8上进行了验证。通过比较可以看到，用Quartus后仿真的波形与FPGA验证波形完全一致。图13为用逻辑分析仪测出的FPGA验证波形图，系统在复位信号变高之后开始工作，datain的前面8个时钟周期的1是用于捕获的前导符，此后同步捕获获得成功，则由控制单元给出解扩的使能信号，然后由解扩单元输出有效的数据信号。可以看到，除了由于数据处理带来的延时之外，经过同步解扩以后的数据dataout与扩频之前完全一致。而datao是DDS输出的调整同步的数字载波信号。如果同步，则输出为0；否则会把相应的数值送给DDS单元来调整。