利用SmartCompile 和赛灵思的设计工具进行设计保存
采用如分区、自动命名和拓朴匹配等设计保存技术，有可能把解决问题的时间缩短几个月。
2008-07-31
作者：Eric Shiflet, Ka
在FPGA环境下，设计保存实施比较复杂，需要保存的事项包括：一项设计的HDL描述、一个模块的综合网表、约束文件内的布局信息，以及在局部比特文件中的配置数据。赛灵思" title="赛灵思">赛灵思集成软件环境(ISE) 9.1i 软件以新的SmartCompile 技术为特色，其中包含两种新的方法:SmartGuide和Partitions，这两种方法可以保存像布局或布线这样的设计执行数据，并且可以减少解决问题所花费的时间。
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