扩频通信具有抗干扰、抗多径、低截获概率等优点。20世纪70年代以来，扩频通信的理论和方法得到了很大发展。直接序列扩频(直扩)作为扩频通信的一种常用方式，已成功地应用于军事和民用通信中，并已成为第三代移动通信系统的核心技术之一，充分显示了其显著优点和强大生命力。
　　扩频通信是以增加信息传输的带宽为代价的。而现有的频带资源非常有限，为了提高单位带宽内信息传输的速率，笔者提出采用直接序列扩频CDMA思想。在发端，将一路串行的数据信息经串/并转换转换为N路并行的数据信息，然后分别用N个相互正交的PN码对每路信息进行调制完成扩频，形成N路扩频的基带信息，每路基带信息再经过基带成形滤波，上变频调制到同一中频后再将N路信号合成送给射频接口完成发送。在收端，用与发端相同的N个PN码分别与接收信号进行互相关运算，然后与判决门限比较获取同步信息,比较互相关值大小获得用户数据，将恢复的N路数据再进行并/串转换即恢复出原始发送信息。这样，整个系统所需的传输带宽就降低为原来的1/N。
　　多路中频数字化直扩系统的原理示意图如图1所示。

1 多路中频数字化直扩通信系统的总体设计
　　系统硬件电路设计框图如图2所示。

　　A/D转换器采用AD公司的AD6644，它的最高采样率可达65MSPS,分辨率为14位。在本系统中，由AD6644直接对6MHz中频信号进行过采样，实现系统的中频数字化，采样时钟为19.6608MHz。
　　数字下变频器选用AD公司的AD6620，它是美国AD公司推出的高性能数字信号处理芯片，可以完成高速数字信号的下变频及抽取滤波工作，功能强大。内部信号处理单元由四个部分组成：频率变换器、二阶固定系数梳状抽取滤波器(CIC2)、五阶固定系数梳状抽取滤波器(CIC5)和一个系数可编程的抽取滤波器(RCF)。在本系统中，AD6620的初始化由DSP TMS320LC31完成，AD6620通过并口向DSP输出处理后的基带数据。
　　D/A转换器采用AD公司的AD9772A，它的最高转换速率为160MHz，转换位数为14位。在本系统中，由AD9772A完成发射单元的多路合成数字中频向模拟中频的转换，转换时钟频率为19.6608MHz。
　　数字上变频器采用AD公司的AD6623，其主要特征有以下几点：高达104MHz的工作时钟、单片集成四个独立的数字发射通道、可编程插值" title="插值">插值滤波器和增益控制。AD6623内部的信号处理包括以下四个部分：频率变换器、二阶重插值级联积分梳状滤波器(rCIC2)、五阶插值级联积分梳状滤波器(CIC5)以及一个RAM系数滤波器(RCF)。在本系统中共采用四片AD6623组成16路直接序列扩频发射单元，每一路分别从FPGA处取得扩频基带信息，进行基带成形滤波、插值和上变频调制到6MHz的中频，最后将16路中频调制信号合成为一路，再经D/A转换后送给射频发射单元接口。
　　DSP采用TI公司的TMS320LC31。TMS320LC31采用改进的哈佛结构，是一种能进行浮点运算的数字信号处理芯片，主频可达60MHz。在本系统中，TMS320LC31主要完成的功能是：在发射过程中，由程序产生模拟的基带信息，当DSP检测到FPGA产生的申请数据的中断信号时就将模拟基带信息通过数据总线送给FPGA；在接收过程中，DSP通过FPGA产生的中断信号分别对已完成解扩的各路数据进行接收，完成各路信息的解调，并将解调出的各路信息进行并串转换还原为发射时的一路串行信息。此外，DSP在系统上电时负责完成AD6623和AD6620的初始化，在运行过程中，还要负责AD6620的载波恢复。
　　FPGA采用的是ALTERA公司的EP1S40B956C7，它内部含有41250个逻辑单元，可用的I/O管脚为683个，速度为0.7ns，完全可以满足系统的各项性能要求。在本系统的发射过程中，由FPGA向DSP发中断申请，获得待发送的基带信息。在FPGA中，将一路串行的基带信息转换为16路并行的基带信息，并分别与16个互相正交的PN码相乘完成扩频，然后分别送给四片AD6623的16个数据通道。在接收过程中，数字下变频器AD6620将下变频、滤波后的基带数据送给FPGA，分别与16个本地正交PN进行匹配，完成16路PN码的捕获跟踪，从而实现16路数据的解扩。最后FPGA向DSP发送中断，由DSP完成16路数据的组装还原。
2 关键技术
　　AD6623内集成了四个独立的数字信号处理器(TSP)，每个TSP由可编程内插系数滤波器(RCF)、可编程功率控制单元、可编程五阶级联积分梳状滤波器(CIC5)、二阶重采样级联积分梳状滤波器(RCIC2)和一个数控振荡器(NCO)等五个级联的信号处理单元组成。通过对这五个信号处理单元参数的不同设置，可以使系统以同一套硬件实现不同的功能。
2.1 NCO频率值的设定
　　AD6623的每一个通道都有一个独立的调制器，它可以把从CIC滤波器中接收的数据上变频成数字中频，并送入多载波合并单元。该调制器由一个32比特的正交NCO和一个正交幅度混频器(QAM)组成，该数字中频的计算公式如下：
　　
　　式中，NCO_ frequency是写入寄存器Oxn02中的值；f_IF是期望的中频频率; f_NCO是NCO的频率,在输出是实数时是系统工作时钟f_CLK的一半，而在输出是复数时是f_CLK的四分之一。
　　在此系统中，输出为实数模式，要求上变频到f_IF为6MHz的数字中频，系统工作时钟f_CLK为19.6608MHz，带入上式可求得NCO_ frequency的十六进制表示为4E200000。
2.2 插值系数的的设定
　　在本系统中,AD6623的每个通道要将chip速率为614.4kHz的扩频信息插值到等于系统的工作时钟频率19.6608MHz，这样总的插值系数为32(19.6608MHz/614.4kHz)。利用AD公司提供的FILTER DESIGN软件可得到一组最佳的各级滤波器插值系数的分配方案：MCIC2=1，LCIC2=1，CIC5=4，MRCF=8。
2.3 滤波器系数的设定
　　FIR滤波器的设计目标是让614.4kHz的低通目标信号尽可能地通过，并抑制带外干扰。从滤波器幅频特性曲线的角度来看，也就是要求通带波动尽可能地小，通带宽度尽可能地与信号带宽相等，过渡带尽可能地锐利，阻带衰减尽可能地大。通常，FIR滤波器的阶数越高，幅频特性越好，AD6623提供的滤波器阶数最高可达255阶，具体选择多少要根据实际情况而定。
　　在本系统中使用窗函数设计法(或称傅立叶级数法)确定滤波器系数，即由理想的滤波器频率响应Hd(w)经傅立叶反变换导出hd(n)，然后用一个有限长窗函数序列w(n)截取。
　　由于输入给可编程系数滤波器的数据经过了一次插值，且插值系数MRCF为8，因此此时输入数据的采样率fs为：
　　f_s=614.4k×8＝4.9152MHz
　　因为截止频率f_c为614.4kHz，所以数字域截止频率w_c为：

　　这表明在通带|w|≤w_c范围内，H_d（e^jw）的幅度是均匀的，且其值为1、相位为-wα。
　　由此可得:
　　
　　取w(n)＝R_N(n)，按照线性相位滤波器的约束，h(n)必须为偶对称，对称中心长度应为长度的一半(N-1)/2，且α=(N-1)/2，取N＝255，则α＝127。于是可得滤波器的系数为：
　　
　　FIR滤波器的幅频响应曲线如图3所示。