法国人C.Berrou等在1993年首先提出了Turbo码^[1], 它是在综合过去几十年来的级联码、乘积码、最大后验概率译码与迭代译码等理论的基础上的一种创新。它在低信噪比" title="信噪比">信噪比下表现出了接近Shannon限的性能,超过了其他编码方法。因此,自Turbo码推出后便引起了各国研究者的极大兴趣。经过研究发现,Turbo码不同于以往的其它编码,表现出了极佳的性能,其中一个重要原因就是采用了随机交织器。
　　Turbo码的基本原理是,通过编码器的巧妙构造,即多个子码通过交织器进行并行或串行级联(PCC/SCC),然后进行迭代译码,从而获得卓越的纠错性能。在Turbo码的编解码中,无论是编码还是解码,交织单元都是其中很重要的一环。图1所示为Turbo编译码的原理框图。在子译码器1与子译码器2之间的前向通路和反馈通道分别存在交织和解交织单元, 交织器在Turbo码的构造中是一个极其重要的因素。Turbo码中交织器的主要作用是减少校验比特间的相关性，进而在迭代译码过程中降低误比特率。C.Berrou等人在Turbo码提出伊始就给出了设计性能较好的交织器的特点和基本原则^[2]：(1)通过增加交织器的长度，可以使译码性能得到提高；(2)交织器应该使输入序列尽可能随机化，从而避免编码生成低重码字，导致Turbo码自由距离减少。本文将就Turbo码中交织器参数的选择、性能和实现进行探讨。

　　WCDMA移动通信系统技术标准是由国际性第三代合作组织(3GPP" title="3GPP">3GPPwww.3gpp.org)支持并维护的。3GPP主要是由欧洲和日本的标准组织和公司组成。WCDMA技术规范充分考虑了与第二代GSM移动通信系统的互操作性和对GSM核心网" title="核心网">核心网的兼容性。它将GSM MAP作为上层核心网协议,与GSM核心网完全兼容。关于 WCDMA信道编码和映射的规范是 3G TS 25.212“Multinlexins and channel codns”(FDD)。图2为WCDMA系统的系统框图。

1 数据交织算法
　　交织器是实现Turbo编码的一个重要环节。它的主要作用就是将原始数据序列打乱，使交织前后数据序列的相关性减弱。这样做的一个突出优点是大大降低了数据突发错误的影响，以进一步提高抗干扰性能。解交织器将交织器打乱的字节序列重新排列恢复原始码字。按交织方式可分为分组交织器和随机交织器两种。其实现基本类型又可分为行列式分组交织、螺旋式分组交织、线性转换式随机交织和读表式随机交织等。行列式分组交织是将信息码元序列视为 N×M矩阵，然后采取以行读和列写的方式实现码元交织，交织后码元的距离特性呈均匀分布；螺旋式分组交织则将码元序列视为 N×(N+1)矩阵，然后以对角方向读和行写的方式交织，交织后相临码元距离≥N。分组交织方式简单、对短序列交织效果较好，但交织后对码元的去相关不彻底。线性转换式随机交织就是设法找到一个可逆的比特位地址映射关系T，将长度为2M" title="2M">2M数据序列的每一比特从一个缓冲区送入另一缓冲区。即m′=mT。其中m=[aM-1,aM-2,...,a1,a0]为交织前比特位地址，T为M×M可逆矩阵，T=[t,Rt,...,R^M-2t, R^M-1t]，R为循环右移算子。这种交织器的优点是不需要专门的存储空间存放2^M个映射地址^[3]。但是，如此交织得到的码元序列仍然具有较强的相关性。图3、图4分别是行列式分组交织和读表式随机交织算法示意图。

2 Turbo码交织器的优化设计方案
2.1 设计思想
　　为减少可编程逻辑器件FPGA的内部存储器需要，交织、反交织器设计采用地址翻译方式，也就是对交织、反交织器的读或写的地址进行变换。对于交织器，按行顺序写入交织矩阵，交织，带删除的按列输出。对于反交织器，依据删除阵列按列顺序写入交织矩阵，反交织，带删除的按行输出。
2.2 整体结构的设计
　　在交织深度相同时，交织器与反交织器重排控制参数相同，且在一个码块译码的多次循环迭代中均保持不变。所以同一模块在外部信号的控制下实现交织和反交织功能是一种比较节省资源的方法。图5示出了这样的交织／反交织器结构设计。
　　交织参数计算和交织控制模块在输入交织深度block size后，计算对应交织图案。包括交织矩阵行数R、列数C、行间重排模式T(j)，在存储p、v数值的ROM表中查取并计算对应p、v数值，从而确定行内重排基准s(i)、行内重排因子q(j)。交织参数更新发生在交织长度改变、码块同步信号到来的时刻。交织和反交织功能模块从参数寄存器中获取相同的当前比特重排参数，根据所得到的参数计算输入比特顺序号对应的输出比特顺序号。交织或反交织功能模块受控于交织控制工作与否。输出控制以对应输出比特顺序号将交织比特输出并写入外部DP－RAM中。

2.3 交织器的性能仿真
　　为了比较几种交织方式性能的优劣,选取生成多项式为g=(15,17)OCTAL的RSC^[4],选取交织器的大小均为1024的情况,仿真出分组交织、对角线交织、螺旋交织、PN交织、S-随机交织等五种不同交织方式对译码性能的影响。仿真结果如图6所示,从几条曲线的比较可以看出,S-随机交织器的性能较之其他方式性能最好,在10-6附近,它与分组交织之间有大约0.5dB的增益。基于以上讨论,笔者选择S-随机交织方式,在译码迭代次数为10的译码条件下,选择迭代结构,对不同交织规模N的误码性能进行了仿真,结果如图7所示,分别给出了交织规模N为160、320、640、5120时,误码率随信噪比变化而变化的曲线。显然,在信噪比较低,SISO模块迭代次数均为10的情况下,交织单元的规模越大,其交织的一致性越好,如图7所示。当N=5120时,误码率在信噪比略有增大时就有剧烈的衰减,表现出了良好的提高译码性能的能力。

3 基于WCDMA的144kbps交织、反交织器的具体实现
　　依据上述设计方案和性能仿真结果,采用硬件描述语言可以很方便地实现上述算法的交织。本设计基于ALTREA公司的Quartus环境,采用Verilog HDL语言编程,经过FPGA验证。在不同性能要求下,可以选择参数来满足不同的要求。
　　由于数据速率已经确定，根据3GPP协议：对子一个20ms的数据帧，经过CRC－16校验后，帧长为2896。实现框图如图8。

　　图8中，qj表、pattern表、s(i)表用片内ROM就可以直接实现。计算(i*qj)mod(p-1)的模块用乘法器和除法器搭建。它最大的好处是，在数据速率改变时，只需要相应改变qj表、pattern表、s(i)表。
　　为了克服时延大的缺点，可以将先行算出的交织图案写到外部的E²PROM中，但在寻址交织矩阵时，还需对地址进行处理。这种方法的优点就是速度较快，对FPGA芯片内部的资源占用减少。交织算法关键环节的 HDL描述如下：
　　//地址计数器(用于串行输入、输出数据)：
　　module addr( );
　　endmodule
　　//索引表地址发生器(用于产生随机交织地址):
　　module addr_index( );
　　endmodule
　　//交织器状态机：
　　module interleaver_state( );
　　　　always @(state)
　　　　begin
　　case (state)
　　……
　　endcase
　　　　end
　　　　always @(posedge clk)
　　　　begin
　　……
　　　　end
　　endmodule
　　图9就是一个交织深度为43的交织器的部分工作时序图，这个交织器的设计方案即采用片内ROM存储交织矩阵和删除矩阵。