头条 基于FPGA的视频处理硬件平台设计与实现 为了满足机载显示器画面显示多元化的要求，提出了一种基于FPGA的视频转换与叠加技术，该技术以FPGA为核心，搭配解码电路及信号转换电路等外围电路，可实现XGA与PAL模拟视频信号转换为RGB数字视频信号，并且与数字图像信号叠加显示，具有很强的通用性和灵活性。实验结果表明，视频转换与叠加技术能够满足机载显示器画面显示的稳定可靠、高度集成等要求，具备较高的应用价值。 最新资讯 Huffman并行解码算法的改进与实现 为了提高Huffman解码的效率和实时性，采用并行处理技术和改进的Huffman并行解码算法，设计基于现场可编程门阵列FPGA的Huffman并行解码器。在不考虑Huffman编码长度的情况下，解码器通过插入流水线结构的方法将Huffman码流的码流头和信息码流分开，同时进行解码。硬件仿真结果表明，在一个时钟节拍内解码器处理的数据位数与解码效率成正比，位数越多，实时性越好。 发表于：6/27/2013 Synopsys发布为最优化实现所有系统级芯片处理器内核的标准单元库和存储器套件 为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys, Inc.， 纳斯达克股票市场代码：SNPS）日前发布其专为支持多种处理器内核的优化实现而设计的套件，以作为DesignWare® Duet嵌入式存储器以及逻辑库IP组合的扩展。此次发布的全新DesignWare HPC(高性能内核)设计套件包括一整套高速和高密度存储器实例和标准单元库，它们可使SoC设计师优化其片上CPU、GPU和DSP IP内核，以实现最大的速度、最小的面积或最低的功耗，或针对其特殊的应用需求实现上述三者的最优化平衡。 发表于：6/26/2013 基于DSP和FPGA的实时图像采集处理系统的设计 针对目前对图像采集处理系统的高速性和便携性的要求，设计了一套基于DSP、FPGA和ARM9的实时图像采集处理系统。该系统主要利用FPGA的SoPC系统定制NiosⅡ软核处理器及相关外设IP核来完成图像数据的采集和存储。DSP通过EMIF接口和EDMA接口完成数据的搬移和图像处理的算法。ARM作为主机，通过HPI接口与DSP进行数据通信。结果表明，该平台工作性能稳定，处理能力强，能完成算法的数据处理并对数据实时显示，适用于自动循迹、模式识别等高速数据采集的应用场合。 发表于：6/26/2013 您的系统时间准确吗？ 作者：AustinLesea赛灵思实验室首席工程师austin.lesea@xilinx.comSymmetricom公司推出的微型GPS用振荡器能方便地替换系统设计中的原子钟。该振荡器搭配赛灵思ZynqSoC，就能构建NTP服务器。 发表于：6/25/2013 无MCU的USB2.0设备控制器IP设计与验证 实现了一种无需MCU的USB2.0设备控制器IP核。使用硬件电路代替传统单片机实现的MCU和固件功能，支持高速(480 Mb/s)和全速(12 Mb/s)传输。所设计的IP核在FPGA上经过了验证，结果表明它可以作为独立的模块用于SoC系统中。 发表于：6/14/2013 Mentor Graphics验证平台为ARM AMBA 5 CHI和AMBA 4 ACE两款设计增添高速缓存一致性和互联性能 Mentor Graphics公司（纳斯达克代码：MENT）今天宣布Questa®和Veloce®平台已经增添了高速缓存一致性互联子系统验证。对于按照ARM的AMBA 5 CHI规格设计高性能、分布式计算系统以及按照ARM的AMBA 4 ACE规范设计移动应用设备的工程团队而言，他们现已完全能够验证出：互联子系统实现最大程度的系统级性能以及分布式高速缓存存储器具有一致性。 发表于：6/13/2013 Altera发布第10代产品路线图 年底提供14nm测试芯片 Altera的下一代产品将是出人意料的Stratix 10 、Arria 10。为什么会这样命名呢？Altera将于2013年提供14 nm Stratix 10 FPGA测试芯片，2014年为Stratix 10 FPGA提供Quartus II软件支持。 发表于：6/13/2013 基于VHDL的数字系统层次化设计方法 通过对数字频率计系统的设计，介绍了基于VHDL语言的数字系统层次化设计方法。首先将数字系统按功能划分为不同的模块，各模块电路的设计通过VHDL语言编程实现，然后建立顶层电路原理图。使用MAX+PLUS II开发软件完成设计输入、编译、逻辑综合和功能仿真，最后在CPLD上实现数字系统的设计。结果表明，使用这种设计方法可以大大地简化硬件电路的结构，具有可靠性高、灵活性强等特点。 发表于：6/6/2013 基于FPGA的B码同步信号源的设计 Cyclone是Altera公司推出的低价格、高容量的FPGA，具有多达20 060个逻辑单元和173个可使用的I/O管脚。IRIG-B码是标准时间码格式之一，广泛应用于靶场时间信息的传递和各系统的信号同步。利用FPGA和高精度频率源设计的同步信号源，将同步信号精度由原来的200 ns提高到10 ns，并实现了系统的小型化、模块化。结果表明，该系统运行稳定，调试方便，具有较强的抗干扰能力和实际应用价值。 发表于：6/4/2013 Vivado高效设计案例博客大赛 “工欲善其事，必先利其器”！工程界的精英们，All Programmable is Imperative（可编程势在必行）的时代，面向未来10年All Programmable 器件开发的行业首个SoC增强型设计套件Vivado Design Suit，为设计行业带来的是快速、高效、简单易用；是率先上市；是迅速击败竞争对手的利器。如果您正在使用或者已经掌握了这个强大的利器，我们期待着您怀抱广阔的社区精神不吝分享Vivado强大的功能优势，以帮助和推动更多的设计者走出传统的设计流程，让他们的设计从几年变成几个月，从几个月变成几天，从几天变成几个小时! 发表于：6/1/2013 «…234235236237238239240241242243…»
