摘  要： Cyclone是Altera公司推出的低价格、高容量的FPGA，具有多达20 060个逻辑单元和173个可使用的I/O管脚。IRIG-B码是标准时间码格式之一，广泛应用于靶场时间信息的传递和各系统的信号同步。利用FPGA和高精度频率源设计的同步信号源，将同步信号精度由原来的200 ns提高到10 ns，并实现了系统的小型化、模块化。结果表明，该系统运行稳定，调试方便，具有较强的抗干扰能力和实际应用价值。
关键词： FPGA；IRIG-B码；同步信号

    现场可编程门阵列FPGA(Field Programmable Gate Array)采用逻辑单元阵列LCA(Logic Cell Array)作为基本单元，内部包括可配置逻辑模块、输入输出模块和内部连线三部分。适用于时序、组合等各种逻辑电路的应用场合，兼有串、并行工作方式，其内部时钟延迟可达纳秒级，具有集成度高、速度快、可靠性高等优点。B码是美国靶场测量组制定的标准时间码格式之一，主要特点是帧速率为1帧/s，携带信息量大，适用于远距离传输。B码分为直流（DC）码和交流（AC）码两种，具有标准化接口，国际通用。以DC码解调秒为基准的同步信号源向导弹、航天试验各个参试设备提供标准同步信号，只有参试设备各系统工作在同一触发脉冲下，才能使整个导弹、航天试验任务得以顺利实施，因此，同步信号源是靶场测控系统的重要设备之一。
1 B码原理
    靶场间仪器组IRIG(Inter-Range Instrumentation Group)是美国靶场司令委员会RCC(Range Commanders Council)的下属机构。IRIG时间标准有两大类：并行时间码和串行时间码，共有6种格式，即A、B、D、E、G、H，它们的主要差别是时间码的帧速率不同，其中应用最为广泛的是IRIG-B格式时间码[1]（以下简称B码）。B码的波形如图1所示。

2 系统设计
    通常的同步信号源硬件设计采用分离元件和小规模集成电路，结构复杂、可维修性和通用性较差。本系统由大容量、高集成度的FPGA，结合光电耦合器、电源转换芯片及一些外围接口电路组成。
2.1 FPGA选择
    目前市场上FPGA的种类很多，主要是Altera、Xilinx和TI公司的产品。本系统设计中采用了Altera公司生产的Cyclone系列EP1C12Q240I7芯片。Cyclone系列FPGA是低成本的可编程器件，具有丰富的逻辑资源、存储器资源、时钟管理电路以及高性能的I/O资源[2-3]。
    EP1C12Q240I7芯片主要有以下特点：
    (1)具有多达20 060个逻辑单元，可以用来实现复杂的功能；
    (2)提供239 616 bit的RAM存储容量；
    (3)最高运行速度可达200 MHz；
    (4)具有多达129个兼容LVDS(Low-Voltage Differential Signaling)的通道，每个通道数据率高达640 MB/s；
    (5)具有两个可编程锁相环PLL(Phase Locked Loop)和8个全时钟线，提供健全的时钟管理和频率合成功能；
    (6)支持LVTTL(Low Voltage Transistor Transistor Logic)、LVCMOS(Low Voltage Complementary Metal Oxide Semicon-
ductor)、SSTL(Stub Series Terminated Logic)和PCI(Periph-
eral Component Interconnect)单端I/O接口标准。
2.2 配置电路
    FPGA上电后需要对其进行重新配置，将用户程序读入芯片内。FPGA的配置方式有主动配置(AS)、被动配置(PS)和JTAG方式，每种配置方式选用的周边器件和电路都不相同，本系统采用AS和JTAG两种方式[4]。
2.2.1 AS方式
    在AS(Active Serial)方式下，采用的串行配置芯片为可重复擦除的EPCS4；3.3 V电源供电；4 Mbit容量。EPCS4对FPGA进行配置，是通过专用接口对EPCS4进行工程数据下载，并将下载数据存入EPCS4芯片实现的。其优点是设备掉电后配置信息仍存在其中，可以实现“上电即用”，用于固定工程信息的下载和连接方式。AS连接如图2所示。

2.2.2 JTAG方式
    用于芯片内部测试的JTAG（Joint Test Action Group）是一种国际标准测试协议(IEEE 1149.1兼容)。QuartusⅡ软件在编译时，会自动生成用于JTAG下载配置的.sof文件。通过JTAG专用接口，利用QuartusⅡ软件直接对FPGA芯片进行单独的硬件重配。JTAG配置的优点在于：使用方便，无需其他配置器件，方便系统在线调试；简化了设计流程，加快了工程进度；指令优先级高，可实现“即插即用”。缺点在于：设备掉电后配置信息丢失，每次调试和使用FPGA芯片前，都需要对设备进行重新下载和配置。JTAG连接如图3所示。
2.3 运行环境
    本系统采用的软件开发工具是QuartusⅡ8.0，它是Altera公司推出的FPGA开发工具，提供了完全集成且与电路结构无关的开发包环境，能够直接满足特定设计需要，具有数字逻辑设计的全部特性。本系统所有模块均采用Verilog HDL进行FPGA编程实现。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟仿真语义，同时Verilog HDL语言从C编程语言中继承了多种操作符和结构，非常易于学习和使用[5]。
3 同步信号源
3.1 工作原理
    同步信号源的工作原理是以解调出的DC码的准时秒为基准，输出各种频率的同步脉冲信号，输出的脉冲信号同步精度是衡量系统性能的重要指标。国军标GJB 2991A-2008中对脉冲信号的精度要求是前沿比对应小于0.2 μs。实际上随着FPGA技术的应用，已经能够很好地实现输出脉冲的同步，精度指标远远超过了国军标中的规定。
3.2 DC码解调
    DC码解调在FPGA中采用Verilog HDL编写数据接入模块, 完成捕获光耦输出DC信号的任务，称其为DC码逻辑处理模块。模块的主要任务是记录当前时刻的脉冲信号边沿信息(上升沿/下降沿)，然后计算出每个DC脉冲信号的宽度信息，再根据所记录的脉宽信息判断出帧头位置（即两个连续8 ms脉冲的位置），并对脉冲依次编号，为软件解码提供一一对应的脉冲编号与脉宽信息[6]。根据测量出的脉宽信息即可解调出时间信息。同时根据找到的两个8 ms的脉冲信号，发出一个秒脉冲信号(JSEC)，用这个脉冲信号与DC码相与，得到解调秒脉冲DEMS。它们与DC码准时秒的对应关系如图4所示。DEMS即是解调DC码获得的准时秒，把它作为同步信号源内部的频率标准，输出的各种脉冲信号都要与这个秒信号保持同步。

3.3 同步信号的产生
    本系统的各种同步脉冲信号由FPGA内部设计的移相分频电路产生。用精度很高的10 MHz温补晶振作为时钟源，依次分频产生100 kHz、10 kHz、1 kHz、100 Hz、10 Hz、1 Hz等各种频率信号。输出100 Hz信号与DC码准时秒同步关系如图5所示。前沿同步精度可以达到10 ns，如图6所示。

    同步信号源是靶场光测设备的关键设备之一，高准确度和高稳定度的频率信号是获得各种准确数据、实时精密测量和控制飞行目标的基础。随着科学技术的发展，对同步信号源的功能、体积、精度、可靠性等技术指标提出越来越高的要求。设计结果表明，以FPGA为硬件核心的同步信号源外围电路简单、体积小、成本低，具有广泛的实际应用价值。
参考文献
[1] GJB2991A-2008，B时间码接口终端通用规范[S]. 2008.
[2] 刘成明，李新娥，张艳兵.基于FPGA的数据采集与压缩系统[J].仪表技术与传感器，2012(1)：36-39.
[3] Altera Corporation.Cyclone Device Handbook[S]. 2008.
[4] 梁锋.基于MEMS惯性器件的小型姿态测量系统设计[D]. 哈尔滨：哈尔滨工程大学，2011.
[5] 夏宇闻.Verilog 数字系统设计教程[M].北京：北京航空航天大学出版社，2008.
[6] 佟刚，崔明.基于S3C2440A的时统终端系统的设计[J].仪表技术与传感器，2012(7)：42-44.