摘  要： 一种基于TMS320C6713和FPGA的雷达视频信号模拟器，给出了一种可实时模拟多批次目标回波的雷达信号模拟器的实现方案。重点介绍了系统的硬件电路及其实现，并提出一种自适应单环总线结构，用于数据的快速下载。其视频信号的生成过程不是像大多视频模拟器的杂波数据那样通过USB或PCI总线将PC机的数据实时地传输至硬件电路的缓存单元，而是通过上述总线将杂波、噪声及目标参数等数据预先一次性下载至硬件电路的Flash存储器中，生成视频信号时，各通道分别从对应的Flash中读取数据，这样，系统的最大数据吞吐量就可达到240 MB/s，完全满足视频信号产生的实时性要求。 

    关键词： 视频信号； 数字信号处理； 总线； Flash

    雷达信号模拟技术根据信号注入点不同可以分为射频信号模拟、中频信号模拟、视频信号模拟。信号注入点越靠前，模拟越复杂，结果越接近现实；信号注入点位置越靠后，模拟越容易，逼真程度越低^[1]。采用不同的模拟方法应根据实验任务需求以及实验环节、经费的不同来选择。本文的雷达信号模拟器以作战系统与武器系统的联调测试及训练为工程应用背景，因此选用逼真度与复杂度都相对较低的视频信号模拟方式。 

    在目前已有的视频信号模拟器中，多采用PC机+DSP组合的结构^[2]。由PC机离线产生所需的杂波、噪声等数据，在模拟器工作时，通过PCI接口或USB接口将预先生成好的数据，从PC机实时传送至硬件电路指定的存储空间，DSP调用相关数据，经过实时运算生成的视频数据存入输出缓存，最终在同步信号的触发下，经过D/A转换，生成视频信号^[3-4]。 

    随着半导体产业的飞速发展，高速、大容量存储芯片制作工艺也有了极大提高，目前市场上已出现单片容量为4 GB的Flash存储芯片，为雷达视频模拟过程中所需的大量背景杂波数据的存储提供了硬件基础^[5]，而且目前常见的Flash峰值读写速度可以达到40 MB/s，能够满足大多数视频模拟的数据量吞吐要求。而本文所设计的视频信号模拟器正是基于这一现有条件，整个系统仍使用PC机+DSP组合的构架，但在视频模拟过程中不再从PC机实时传送数据至硬件存储单元，而是在生成视频信号前，将预先生成的大量杂波、噪声数据下载至硬件电路的Flash存储器中，在生成视频信号的过程中，从Flash中读取杂波、噪声及目标参数，然后经DSP运算产生视频数据，最终经D/A转化生成视频信号。 

    本文提出的视频回波模拟器是模拟某型导引头雷达系统的输出，生成和差三通道共6路视频信号，用来调试对应的雷达信号处理器。 

1 系统结构 

    模拟器采用板卡式结构，由1块主控卡、3块视频信号卡（每块信号卡2路，包括和、俯仰及方位I、Q共6路信号）和1块高速背板总线组成。主控卡与PC机通过USB接口通信，并与信号处理机通过同步串口通信，另外将信号处理机的PRT同步信号、搜索/跟踪等同步信号接入背板总线；视频信号卡根据上位机生成的杂波数据、目标参数及航迹数据生成视频信号，为保证各路信号的一致性，所有视频信号卡采用相同的PCB设计；整个背板总线包括并行总线和LVDS总线两部分，并行总线用于传递同步信号及各卡的电源，LVDS总线作为命令、地址及数据传输路径；电源卡用于给整个系统供电。 

    系统的结构框图及与雷达信号处理器的连接关系如图1所示。 

1.1 主控卡 

    主控卡的原理框图如图2所示，该卡以FPGA作为中心控制单元，使用USB接口芯片与上位机进行通信，FPGA控制USB单片机及LVDS收发器将上位机指令、地址及数据通过背板总线下发至视频信号卡。另外，FPGA在其内部开辟缓存空间，通过USB单片机接收上位机发给信号处理器的指令，通过同步串口，并将其转为差分信号发给信号处理器，另外，信号处理器反馈回其相应的状态信息，通过FPGA控制USB单片机上传给上位机来实时显示。 

1.2 背板总线 

    系统需要产生和差三通道I、Q共6路回波信号，而每路信号都需要将对应的杂波、噪声及目标下载到Flash存储器中，因为数据量较大，且考虑到下载速度的问题，本文中背板总线采用了自行设计的单环网总线结构，该环网基于DS92LV18低压差分信号收发器和低压差分信号传输模拟交叉点开关SCAN90CP02来实现，通过各子卡的插拔可实现对SCAN90CP02的逻辑控制，从而保证无论背板各扩展槽是否有卡，整个环路都保持封闭状态。DS92LV18的主要性能特点是：15 MHz～66 MHz 18:1/1:18串行/解串器，收发一体设计，内置发射/接收数字锁相环，提供帧同步、帧检测、时钟恢复功能，可以进行单芯片环路测试，芯片引脚基本兼容，设有本地及线路环回模式。SCAN90CP02的特点有：每通道的传输速率达1.5 Gb/s，低功耗，在双中继器模式下，最高速率时的电流仅为70 mA，低输出抖动，可配置的预增强功能（0/25/50/100%）可驱动有损耗的背板和电缆LVDS/BLVDS/CML/LVPECL输入，LVDS输出。由该两款芯片组成的环网总线可达到的最大数据吞吐速度为1.188 Gb/s，能够满足数据快速下载的要求。背板自适应单环网总线原理框图如图3所示。 

1.3 视频信号卡 

    视频信号卡为整个系统的核心部分，因为视频信号的生成需要的运算量很大，由单个DSP难以完成多路视频信号的生成，同时出于系统升级的考虑，本文所设计的视频信号模拟器每路都使用一片TI公司推出的TMS320C6713高性能的浮点数字信号处理器。其采用先进的超长指令字结构，内部有8个独立的功能单元、2个定点算术逻辑单元、2个浮点乘法器、4个浮点ALU，内部设计有32个32位通用目的寄存器，4 KB的L1高速程序缓存区，4 KB的L1高速数据缓存器，256 KB的L2两级数据缓存器。这种结构的设计可以最大限度地发挥8个功能单元的并行计算能力，使得DSP在300 MHz系统时钟工作时，其性能可以达到2 400 MIPS，1 800 MFLO/s^[6]。单路视频信号生成的原理框图如图4所示。DSP来完成视频信号的运算，其中FPGA 1用于控制LVDS收发器接收来自总线的命令、地址及数据，在产生视频信号前，将上位机预先生成好的杂波数据、噪声及目标参数下载至Flash存储器中，生成视频信号期间，FPGA 1判断信号处理器的工作状态，将Flash存储器的数据读出至输入FIFO中；FPGA 2主要完成DSP读写输入、输出FIFO的逻辑转化，接收来自DSP计算视频信号相对PRF信号的延迟时间，通过FPGA 1接收同步信号，控制读出输出FIFO的数据并启动D/A转化；DSP将输入FIFO的数据读入其内部RAM，根据对应的数据及目标参数，生成所需的视频信号数据，并将运算完毕的数据写入输出FIFO。FIFO使用IDT72V17160，其读写速度可达100 MHz。 

2 系统工作流程 

    上位机根据噪声和杂波模型脱机产生和路、方位差、俯仰差三通道I/Q杂波和噪声及目标参数，由上位机发出指令和卡地址，将各通道的数据下载至对应的Flash存储器中，之后由上位机生成信号处理器指令，下发至主控卡的缓存中，在同步信号的触发下，将指令发给信号处理器，同时视频卡根据该同步信号产生视频信号，信号处理器对视频信号进行采样、运算，并将运算结果及其状态信息送至上位机显示。 

2.1 数据下载 

    数据下载即将上位机预先生成的杂波、噪声数据及目标参数通过背板总线下载到各通道对应的Flash存储器中。整个下发过程由上位机启动，按照表1所示格式将命令、地址、数据发至主控卡，然后由主控卡FPGA控制LVDS收发器，将命令、地址及数据发送至环网总线上。所有在该总线的节点（视频卡）接收到命令后，转为数据下载工作状态，接着再判断是否为该节点的地址，若是，准备接收数据，并判断区地址，将数据写入对应的Flash分区中；若不是，关闭数据通道，等待接收新的卡地址。 

    因为Flash存储器在写入2 KB数据后需要一个较长的编程时间，所以，在实际数据下载的过程中，使用轮循写入的方法^[7]，即上位机每发出2 KB数据后，就发出新的卡地址，将数据写入下一通道的Flash存储器中，这样依次执行，到第一通道后，Flash存储器编程结束，再将数据继续写入，从而达到节约数据下载时间的目的。 

2.2 视频信号的生成 

    整个视频信号的生成过程中，数据的搬移及信号的运算均由DSP来完成。由于TMS320C6713 DSP具有16个EDMA通道，其可以在不占用CPU运行周期的前提下，实现数据的快速搬移，所以本设计中在DSP内部开辟一个乒乓缓存区。CPU在调用乒缓存中的数据时，EDMA往乓缓存中搬移数据，之后进行交换，这样EDMA数据搬移和CPU进行信号运算同时执行，保证视频信号生成的实时性。 

    当各通道的杂波、噪声及目标参数下载完成后，各通道FPGA 1收到上位机的指令，将存于Flash的数据读出至输入FIFO中，DSP启动EDMA通道将输入FIFO数据读至其内部乒缓存中，此时，由DSP发出一个READY信号给FPGA 2，FPGA 2将PRF同步信号接入DSP的外部中断引脚，这样当下一个PRF同步信号到来时，触发DSP的外部中断，DSP执行内部的波形运算程序，同时启动EDMA通道将杂波等数据搬移至乓缓存。运算结束后，DSP将目标出现的延时时间发给FPGA 2，并将运算完毕的波形数据搬移至输出FIFO，FPGA 2收到延迟时间后，在下一个PRF同步信号到来时，对从DSP接收的时间计数，计数结束后，从输出FIFO读出已经运算完毕的数据，同时启动D/A进行数据转化^[8]。 

2.3 性能改进 

    虽然目前系统性能已能满足实际应用需求，但如果系统在某些环节稍作改进，会使整个系统功能进一步增强。由于同步FIFO对于DSP来说属异步存储器，所以DSP在读写FIFO时设置为异步方式，读FIFO的频率仅能达到25 MHz，写FIFO的频率仅能达到33 MHz^[9-10]，如果将DSP读写SDRAM的时序进行逻辑转化，可以使读写FIFO的频率达到接近100 MHz，大大增强DSP的数据吞吐能力；另外,单路视频信号的数据仅使用一片Flash存储器，虽然其峰值读数速度可达40 MB/s，但由于每读2 KB后，Flash需要一个缓存时间，这样其平均读数速度仅能达到约27 MB/s，若将两片Flash并联使用，则可达到其峰值速度，提高系统性能；另外，目前在DSP内部仅在数据输入端开辟了一个乒乓缓存，若在数据输出端再开辟一个乒乓缓存，则可将数据搬移和CPU运算进一步并行执行，缩短每个PRF周期的数据处理时间。 

    本文针对具体的雷达信号处理器，提出了一种视频信号模拟器的硬件设计。模拟器采用PC机+DSP阵列来实现，整个系统采用插卡式结构，各路视频信号的生成使用相似的硬件电路，由PC机产生所需的杂波、噪声数据及目标参数，并预先将生成的各路视频信号所需的杂波、噪声及目标参数通过自行设计的自适应单环总线下载到对应的大容量Flash存储器中。数据下载完毕后，经由DSP组合实时运算，在每个PRF同步信号的触发下输出视频模拟信号。由于Flash存储器为非易失性存储器，具有掉电后数据不丢失的优点，所以在杂波、噪声及目标参数不改变的情况下，数据只需下载一次，另外,使用文中提出的环网总线结构,可以保证数据的快速下载。目前整个系统的各项性能可以满足实际应用要求。 

参考文献 

[1] 米切尔R L. 雷达系统模拟[M].陈训达,译.北京:科学出版社,1982. 

[2] RANGASWAMY M, WEINER D, OZTURK A. Computer generation of correlated non-gaussian radar clutter[J].IEEE Trans. on AES,1995,31(1):106-115.

[3] 蔡琳洁,单涛,陶然.多功能雷达视频模拟器的研制[J].系统工程与电子技术,2002,24(10):19-20. 

[4] 刘朝军,李超,陈曾平.基于TMS320C6713的雷达信号实时模拟器[J].现代雷达,2006,28(7):85-87. 

[5] 朱灿焰,龙腾,何佩琨,等.雷达中频视频信号模拟的一种实现方法及研究[J]. 系统工程与电子技术,1999,21(11):34-37. 

[6] Texas Instrument Corp. TMS320C6713 data sheet. Texas Instrument Corp, 2001. 

[7] 任勇峰,郭亚力,郭晓晖. Flash存储器的高速写入方法[J].电脑开发与应用, 2001,14(5):5-6. 

[8] 邹托武,周建中,赵炳,等. 基于DSP的直接数字频率合成器的研究和实现[J].电测与仪表,2005,42(10):24-26. 

[9] Texas Instrument Corp. TMS320C6000 Peripherals Reference Guide. Texas Instrument Corp,1999. 

[10] Texas Instrument Corp. TMS320C6000 EMIF to External FIFO Interface. Texas Instrument Corp, 1999.