基于锁相环的倍频电路广泛应用于通信电路中[1]，主要有整数N频率综合器和分数N频率综合器两种。整数N频率综合器利用分频器实现间接倍频，允许以数字形式调节输出频率，使其以参考频率为增量改变[2]；分数N频率综合器分频值在整数值间抖动，可以实现非常高的频率精度[3]。分频器是倍频电路的重要组成部分。
    可编程递增或递减计数器可作为分频器[4-5]，然而这种办法在大多数情形下是不切实际的。例如，基于硬件复用的导航芯片倍频电路最高工作频率通常为C/A码率的数千倍，相应的分频系数需要10 bit(甚至更多级数)计数器实现。
    然而，如此复杂且工作在数千兆赫兹的数字电路难以实现，即使能够实现如此高的工作频率，其功耗也惊人。而吞脉冲分频器在射频应用中被证明高效且可靠[6]，同样可被应用于基带数字集成电路中。本文设计的双模吞脉冲分频器可以满足倍频电路的需要。


    这样输出频率可达到输入频率的任意整数倍。

2 基于Simulink双模吞脉冲分频器
    以14 bit分频器为例，预分频器的分频值分别为64和65，14 bit计数器可由6 bit和8 bit异步计数器代替，因为这两个计数器的工作频率分别为14 bit计数器的1/64，其数字电路的复杂度和功耗得以降低。
    预分频器由divide by 4/5模块和4 bit异步计数器构成。Divide by 4/5模块根据输入信号mode在4/5之间切换，进而实现预分频器的分频值在64/65之间的切换。
    吞脉冲分频器Simulink模型由预分频器、6 bit计数器和8 bit计数器以及模控制器等组成。模控制器采用Stateflow实现，根据两个输入信号的边沿跳变完成mode值的转换，初始状态下mode值为1，如图2所示。当mode为1时，输入频率由双模预分频器进行65分频，同时6 bit计数器和8 bit计数器均开始计数，当6 bit计数值为64时将产生一个下降沿使mode值从1变为0，预分频器进行64分频，6 bit计数器禁止计数，这时仅8 bit计数器在计数，当8 bit计数器计数值为256时生成复位脉冲，使两个计数器复位，而mode值恢复为1时开始新的循环。

    fout=1/6 448 fin，图3为吞脉冲分频器的仿真图，从上至下分别为分频器②输出值、端口1的边沿信号、mode值、端口2的边沿信号、吞脉冲分频器输出频率。可以看出分频器能够正常完成预分频、计数、mode值转换等功能。

3 基于FPGA的双模吞脉冲分频器
    采用Verilog语言分别实现预分频器、分频器①、分频器②以及双模吞脉冲分频器。预分频器的仿真波形如图4所示，预分频器能够根据mode值的不同实现预分频。图5是吞脉冲分频器的仿真波形和代码，从仿真波形可以看出，分频器能够根据mode值正确完成双模分频功能。图6为寄存器传输级网表。

      本文分析了双模吞脉冲分频器的工作原理，并分别采用Simuink和FPGA实现了吞脉冲分频器。实验结果表明，该分频器能够正确完成分频功能，满足设计要求。
参考文献
[1] ROHDE U L，WHITAKER J Communication  receivers，DSP，software radios，and design. McGrawHill，New York，3d ed，2001.
[2] RAYMOND B S，JOHNSTON R I.Frequency multiplier and frequency waveformg enerator[P].US patent：3551826，1868-05-16.
[3] CHARLES A.Kingsford-Smith Loveland.Device for  synthesizing for synthesizing frequencies which are
rational multiples of a fundamental frequency.US patent：392-8813，1974-09-26.
[4] DAVID J G.Wireless personal communications  systems[M].MA，Addison Wesley.1997.
[5] YANG C Y.The single chip design and application  of dual-modulus scaling pll frequency synthesizer
[D].Taiwan：Taiwan University，1996.
[6] YUAN J，SVENSSON C.High speed CMOS Circuit technique[C].IEEE J.Solid State Circuits，1989，24：62-70.