现代有线、无线通信的迅猛发展，对作为通信系统核心部件的数模转化器(DAC)提出了越来越高的要求。应用在通信领域的DAC通常要求其量化精度高于10 bit，采样速率超过100 MS/s[1-3]。例如10GBASE-T以太网标准要求其系统中的DAC工作采样率为1.6 GS/s，并且直到400 MHz频率时IMD都要低于-70 dB[1]。

    本文基于TMSC 0.18 μm CMOS工艺，采用6-6分段的电流舵结构，设计了一种12位500 MS/s的DAC。
1 DAC系统架构与设计
    电流舵DAC可分为二进制编码型、温度计编码型和分段型三种。二进制编码型DAC无须编码电路，电流源阵列可直接由输入码字控制，因而具有面积小的优点，但其劣势在于DAC的单调性得不到保证，且DAC的差分非线性（DNL）和毛刺比较大；温度计编码型的相邻码字间只有一个电流源被切换，因此DAC的单调性、DNL和毛刺方面的性能得到了保证，但其代价是大规模的编码电路；分段型DAC结合了二进制编码型DAC面积小和温度计编码型DAC单调性好、毛刺小等优点，得到了广泛的应用[1-3]。
    本文设计的DAC采用6-6分段的电流舵结构，在面积和性能之间折中。输出电流满幅为20 mA，采用差分输出的PMOS结构，输出负载为50 Ω。DAC由输入同步电路、译码器和延时电路、同步与开关驱动电路、电流源阵列和带隙基准电路等单元组成，如图1所示。12 bit数字信号经过同步电路处理后，高6位经过二进制-温度计译码器、低6位经过延时电路后送入同步及开关驱动电路，对开关的控制信号进行同步处理，并调节其电压交叉点，最后控制电流源阵列的输出电流。

2 电路设计
    本文设计的DAC采用内置带隙基准模块产生基准电压，基准电压和片外电阻一起产生基准电流。DAC电路模型如图2所示。

 
2.2 开关驱动电路的设计
    在开关控制信号SW、SWb的电平切换过程中，电流源的漏端电压会出现抖动。对PMOS电流源而言，当SW和SWb的电压交叉点在数字电源和地的中点电压 (Vdd+Vss)/2时，甚至会出现M3a和M3b同时关断的情况，极大地增大了DAC的毛刺，降低了DAC的动态特性[7]。在M1的漏端叠加一层M2构成共源共栅电流源，一方面可以提高电流源的输出阻抗，另一方面可以降低电流源漏端电压Vnode抖动对电流的影响。此外，还需要调节开关控制信号的电压交叉点。本文中所采用的开关驱动电路如图4所示[2，3，7]，clk信号的加入起到对开关控制信号的同步作用。该驱动电路中，锁存器的下降沿滞后于上升沿，经过反相器后形成上升沿滞后于下降沿的控制信号SW和SWb，产生低于(Vdd+Vss)/2的电压交叉点。

3 电路仿真及测试结果
    本文设计的DAC基于TSMC 0.18 μm CMOS工艺模型，采用3.3 V模拟电源电压、1.8 V数字电源电压。在500 MS/s的采样率下，利用Cadence Spectre对DAC在不同输入信号频率时的SFDR进行了仿真。对DAC输出电压的瞬态波形进行4 096点离散傅里叶分析(采样率500 MS/s，差分负载50 Ω，满幅输出电流20 mA)，不同输出频率下的SFDR结果如表2所示。图5和图6所示分别是采样率为500 MS/s、输入70 MHz和240 MHz正弦信号时对DAC差分输出进行4 096点DFT分析得到的频谱分析结果。

    本文基于TSMC 0.18 μm CMOS工艺，设计了一种分段式电流舵结构的12位500 MS/s的D/A转换器。仿真结果显示，该DAC具有良好的频域性能，在奈奎斯特频率范围内SFDR均高于77 dBc，适用于通信系统中的应用需求。
参考文献
[1] Li Ran，Zhao Qi，Yi Ting，et al.A 14-bit 2-GS/s DAC with SFDR>70dB up to 1-GHz in 65-nm CMOS[C].IEEE 9th International Conference on ASIC，Xiamen，China，2011：500-503.
[2] Lin Chihung，VAN DER GOES F，WESTRA J，et al. A 12 bit 2.9 GS/s DAC with IM3<-60 dBc beyond 1 GHz in 65 nm CMOS[J].IEEE Journal of Solid-State Circuits，2009，44(12)：3285-3293.
[3] BASTOS J，MARQUES A，STEYAERT M，et al.A 12-bit intrinsic accuracy high-speed CMOS DAC[J].IEEE Journal of Solid-State Circuits，1998，33(12)：1959-1969.
[4] VAN DEN BOSCH A，STEYAERT M，SANSEN W.An accurate statistical yield model for CMOS current-steering D/A converter[C].The 2000 IEEE International Symposium on Circuits and Systems，Geneva，Switzerland，2000：105-108.
[5] PELGROM M，DUINMAIJER A，WELBERS A.Matching properties of MOS transistors[J].IEEE Journal of Solid-State Circuits，1989，24(5)：1433-1439.
[6] VAN DEN BOSCH A，STEYAERT M，SANSEN W.SFDR-bandwidth limitations for high speed high resolution currents  steering CMOS D/A converters[C].The 6th IEEE International Conference on Electronics，Circuits and Systems，Paphos，Cyprus，1999：1193-1196.
[7] KOHNO H，NAKAMURA Y，KONDO A，et al.A 350-MS/s 3.3-V 8-bit CMOS D/A converter using a delayed driving scheme[C].Proceedings of the IEEE 1995 Custom Integrated Circuits Conference，Santa Clara，CA，1995：211-214.