TDC(时间数字转换器)可应用在很多领域，如DPLL/APLL的相位、频率检测[1]以及雷达和相控阵系统[2]。TDC与VTC（电压时间转换器）结合被广泛应用在时域ADC的设计中[3-5]。千兆采样率的TDC通过复用串/并行的延时线实现数据转换功能[3]，但是需要片上DAC来校准较低的分辨率。大延时线TDC[4]的主要问题是折叠延时线会带来器件的匹配误差。循环脉宽缩减TDC[5]由于包括大量不均匀的门单元，将消耗大量芯片面积而且会限制转换速率。相比于传统的延时线TDC，本文提出的循环TDC通过重复使用单增益级来克服器件变化带来的时间不确定性，且循环结构可获得小尺寸和低功耗，更适用于片上系统。
    循环TDC的重要组成部分是TDA(时间差量放大器)。TDA可增强TDC分辨率并且扩宽时间测量电路的输入范围，增加转换增益[6]。S-R锁存型TDA[7]和交叉双列延迟链TDA[8]限制了输入范围和转换的线性度。本文的电容-比较器充放电TDA在不使用校准电路时即可获得需求的增益和较大的输入范围。
1 循环TDC
1.1 循环TDC的工作原理
    图1为循环TDC的结构框图，时域循环TDC的余量图如图2所示。

式中，±TR为TDC的转换范围。循环TDC电路原理图如图3所示。当多路选择器MUX被电路复位信号TDC_Rst复位之后，输入时间信号Tin1和Tin2将分别初始化In1和In2。其中，Tref是延时单元，将决定循环TDC的量化范围。由传输特性可知，Tref=0.25TR。整个循环TDC的转换范围为±TR，本文设定Tref=5 ns，则量化范围即为±20 ns。相位检测器PD将会检测信号变化的差值。这种类型的PD具有消除建立/保持时间、进行失调检测和快速锁存的操作特性[9]。PD检测In1+Tref和In2(或者In2+Tref和In1)的上升沿并决定DTC的输出。TDA对时间余量放大后将新的时间差返回多路选择器MUX的输入端，进行新一轮的时间量化。转换过程一直持续到Finish_Rst信号产生。所有的时序信号都是由初始时间量Tin1和Tin2产生。

    DTC的电路结构如图4所示，对称输入结构可以实现式(1)的输入/输出关系，这种设计适用于差分TDA，可消除匹配误差。

    表1为DTC的真值表。DTC在完成时间差量的输出后产生复位信号Rst1和Rst2，CH和CL通过逻辑电路得到对应的码值C1和C0。

   
1.3 读出电路
    RSD_TOP读出电路如图7所示。每次转换的C0和C1将被按错位相加进行操作和存储。Read信号由DTC产生，并作为读出电路的时钟信号。当转换达到所需要的精度时，将产生rst复位信号，并复位整个读出电路。

2 仿真结果
    通过0.18 μm标准CMOS工艺完成了电路设计仿真。图8显示了TDA的输入和输出关系。TDA的电流为15 μA，电容值为500 fF，仿真时间输入从0～20 ns变化，步进为1 ns。传输曲线显示在使用区域的结果是线性的。图9为不同测试情况下的TDA增益变化。
    在小于20 ns输入时间时，TDA的增益误差小于2%，

    图11为TDC的INL和DNL仿真，其值分别为-1.671/+1.59 LSB和-0.5/+0.604 LSB。TDA的误差累积是限制线性度的主要因素。如果TDA的增益可以很精准，那么TDC的线性度和精度可以得到进一步的提高。

    表2所示为本文与参考文献[1]和[10]中提到的TDC的工作性能比较。本文提出的循环TDC在不进行校准时可实现大输入范围和高精度。
    本文设计并仿真了一种±20 ns输入范围的8 bit循环TDC。该TDC使用电容-比较器型TDA来扩展输入范围，并重复使用单增益级来完成数据转换。通过0.18 μm标准CMOS工艺完成了电路设计和仿真，在1.3 MPS/s的采样速率下，功耗为0.951 mW，仿真的INL和DNL分别是-1.671/+1.59 LSB和-0.5/+0.604 LSB，输入范围可以扩展到±20 ns。本设计的基于电容-比较器型TDA的TDC适用于时域ADC。
参考文献
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