当t(x)为8bit时，可将数据表示为多项式：t₇x⁷+t₆x⁶+t₅x⁵+t₄x⁴+t₃x³+t₂x²+t₁x¹+t₀，多项式的系数即为待编码的二进制数据。串行结构内寄存器的初始值为‘0’，电路开始工作后，二进制数据序列(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀,0,0,……，0）按照从左至右的次序输入除法电路(其中’0’的个数为32)，当数据序列输入完毕时，除法电路中寄存器的值即为生成的CRC-32校验码[1]。该电路具有以下特点：
　　(1)由于寄存器的初始值为零，因此，在二进制数据序列(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀)输入除法电路过程中，D31的反馈值始终为0，从而保证了二进制序列在数据移位过程中不受反馈值‘异或’运算的影响。当(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀）输入完毕时，寄存器(D0,D1,D2,D3,D4,D5,D6,D7)的值对应为：(t₀,t₁,t₂,t₃,t₄,t₅,t₆,t₇），其他寄存器的值为‘0’。
　　(2)在(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀)输入完毕后，随后输入32个‘0’，由于‘0’在‘异或’运算中不起作用，因此，输入‘0’的过程可认为是除法电路在没有输入数据的情况下进行自反馈" title="自反馈">自反馈式的移位运算。
　　因为在千兆以太网中，数据传输速率达到了Gbps级，如果采用每个时钟周期计算1bit数据的串行结构，很难实现CRC校验码的生成。因此，有必要研究并行的CRC校验码编码方法。
2 8bit并行CRC-32校验码生成方法的原理
　　自反馈的移位运算可以采用状态转移矩阵" title="状态转移矩阵">状态转移矩阵表示，i+1次移位后寄存器的状态Q_i+1与i次移位后寄存器的状态Q_i之间的关系可通过状态矩阵A表示为：Q_i+1=AQ_i，进一步又可得到第i次的状态Q_i可通过初始状态Q0表示为：
　　Q_i=AⁱQ₀　　　　　　　　(1)
　　CRC-32的状态转移矩阵A如图2所示。

　　结合串行结构的特点(2）及公式（1），可得出:当二进制序列(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀,0,0,……,0)输入完毕时，寄存器的状态Q即为生成的CRC-32校验码，可表示为：
　　Q=A³²Q₀　　　　　　　　(2)
　　由于自反馈移位运算从(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀)输入完毕开始，因此，根据串行结构的特点(1)可知，初始状态Q0为(t₀,t₁,t₂,t₃,t₄,t₅,t₆,t₇,0，0,……,0)^T，其中‘0’的数量为24。不难发现，由于Q0的后24项均为‘0’，在矩阵的×、+运算中不影响运算结果，因此，Q的计算可简化为：
　　Q=BC　　　　　　　　　 (3)
式中，矩阵B为矩阵A32的前8列，而C为(t₀,t₁,t₂,t₃,t₄,t₅,t₆,t₇)^T。
3 并行算法的实现
　　公式(3)即为输入8bit数据情况下CRC-32校验码的生成公式。在采用该公式进行校验码计算时，首先由MATLAB等数学工具计算出A³²(其中的加法运算为模2加)，然后从计算结果中取出前8列得到B，最后再根据公式（3）计算得到Q。采用VHDL语言实现公式(3)，其程序如图3所示。其中，t[7..0]为输入的8bit数据，CRC[31..0]为生成的校验码。程序中考虑了输入数据及输出数据的倒序操作。

　　利用上述并行算法，辅以4B的移位寄存器，便可实现多字节的CRC-32校验码的生成。用VHDL语言对其进行描述如下：
entity CRC is
　　port(
　　　　clk  :in std_logic;
　　　　crc_en :in std_logic;
　　　　rst  :in std_logic;
　　　　data_in  :in std_logic_vector(7 downto 0);
　　　　fcs_out :out std_logic_vector(31 downto 0)
　　　　);
end CRC;
architecture check_crc of CRC is
signal  fcs : std_logic_vector(31 downto 0);
constant ini_fcs : std_logic_vector(31 downto 0):=x
'FFFFFFFF';
signal  t : std_logic_vector(7 downto 0);             
begin
t<=fcs xor data_in;
process(crc_en,rst,clk)
variable fcs_shifted : std_logic_vector(31 downto 0);
variable crc  :   std_logic_vector(31 downto 0);
begin 
if clk'event and clk='1' then
 if crc_en = '1' then
  if rst='1' then 
   fcs <= ini_fcs;
   fcs_shifted := (others => '-');
   crc_out  :=  (others => '-');
  else
   fcs_shifted(23 downto 0):= fcs(31 downto 8);
   fcs_shifted(31 downto 24):=x'00'; 
   fcs <= fcs_shifted xor crc;   
  end if;   
  fcs_out <= (others => '-');   
 elsif crc_en = '0' then
  fcs_out  <= not fcs;
  fcs   <= (others => '-');
  fcs_shifted := (others => '-');
  crc_out     :=  (others => '-');
 end if;
end if; 
end process; 
end check_crc;
　　程序中：‘clk’代表时钟信号，‘crc_en’代表使能信号，‘rst’代表复位信号，‘data_in’代表输入的任意的8bit数据，‘fcs_out’代表生成的校验码。另外，程序中‘crc’ 和 ‘t’满足图3所示的运算关系。由于这部分描述在前面已经介绍过，因此在程序中省略。
　　目前，该方法已在Altera公司的StratixGX40系列FPGA芯片上实现，仅占用93个逻辑单元，便可实现任意字节的CRC-32校验码的计算，最高数据吞吐量达到2 400Mbps，完全能够满足千兆以太网的数据传输速度要求。图4为输入特定10个字节时校验码生成模块的仿真结果，生成的校验码与低速率情况下采用串行结构生成的校验码完全一致。