文献标识码： A
文章编号： 0258-7998(2015)05-0057-03
0 引言
无线传感器网络是结合了传感器应用、无线局域网、大数据快速处理等技术的新兴无线信息网络，基于某种特定的无线网络协议，快速建立数据传输的无线网络[1]。由于无线传感器网络的应用价值和芯片设计技术的发展，关于无线传感器网络的专属控制芯片设计的研究应运而生。
IEEE 802.15.4 是一种低功耗低速率的无线局域网协议，定义了物理层（PHY层）和介质访问控制层（MAC层）。MAC层主要是为上层访问信道提供服务接口，并且通过SAP控制PHY层的无线数据收发[2]。本文基于IEEE 802.15.4 MAC协议，提出了无线传感器网络MAC层的ASIC设计方案。
本文的芯片设计能基本实现MAC层协议的功能，设计了内嵌CSMA-CA算法控制器的MAC收发部分和8位RISC CPU。M收发芯片部分可以和RISC CPU进行数据交互，其内嵌的CSMA-CA算法控制器实现竞争信道机制组建无线网络，单独的CPU设计可以更好地实现无线传感器网络的数据处理功能。
1 芯片整体设计方案
芯片整体设计框架如图1所示，整个芯片从功能上分为五部分：发送部分、接收部分、精简指令CPU、协调器和SPI接口。协调器使能控制发送状态机和接收状态机，通过协调器指令集运行CSMA-CA算法，实现信道竞争访问机制。CPU基于哈佛架构的RISC精简指令集设计，可通过SPI总线进行数据交互。
数据发送部分主要包括发送状态机、发送FIFO、发送数据仲裁、CRC校验计算、发送计数等，数据发送时需要建立符合IEEE 802.15.4 协议格式的数据帧，发送数据仲裁避免发送数据冲突[3]。
数据接收部分主要包括接收状态机、地址比较器、接收计数器、帧解析、帧起始检测、接收FIFO、接收数据通路、CRC校验。协调器发送接收使能给接收状态机，地址比较器、接收计数器、帧起始检测、接收帧解析等功能模块协调作用，根据协议格式顺序存入接收FIFO[4]。
2 逻辑设计与仿真
2.1 RISC CPU逻辑设计
考虑芯片设计成本和设计周期，本文的CPU采用简单的总线架构，控制器指令和数据通路的数据都是从总线获得。基于8位数据线和12位地址线独立分离的哈佛架构，数据线和地址线独立运行简化了芯片逻辑结构。CPU设计主要包括ALU算术逻辑单元、存储器、指令译码器、寄存器等子模块，指令集包括九条基本运算指令。本文使用Mentor公司的ModelSim软件进行仿真验证，图2为RISC CPU顶层仿真波形。
2.2 MAC层逻辑设计
本文的MAC层设计主要包括发送部分、接收部分和协调器。发送部分的功能是将上层提供的数据进行封装之后通过 PHY 芯片发送，封装是按照物理层的帧格式进行的，包括前导序列码、起始分隔符、帧长度、有效负载[5]。发送模块的核心设计是发送状态机，用来产生发送过程各子模块的控制信号，发送状态机的状态流程图如图3所示。
接收部分的主要功能是完成接收来自PHY芯片的数据包，并对数据包进行解包，包括前导码序列和帧起始分隔符的检测、地址解析、CRC 校验以及将物理层的数据负载部分存储在FIFO[6]。接收部分从逻辑上分析是发送部分的逆过程，接收发送状态机的状态流程图如图4所示。
协调器是MAC层通信的大脑，通过使能控制MAC数据收发，内嵌CSMA-CA算法控制器实现竞争信道访问。由于本芯片单独设计了CPU，协调器主要包括单独存储协调器指令集的指令存储器、MAC计时器和产生控制信号的CSMA-CA算法控制器。协调器指令集只实现CSMA-CA算法，与CPU的指令存储器控制CPU读写不同。
3 芯片ASIC设计流程
ASIC是专用集成电路的简称，是当今流行的一种根据特殊市场需求定制设计的芯片设计技术。ASIC设计流程包括前端设计和后端设计两个重要阶段，前端设计主要包括RTL代码的编写、仿真、综合以及静态时序分析，后端设计主要是把前端综合产生的门级网表实现成物理版图，并验证版图是否满足时序收敛和设计规则要求。本芯片基于ASIC设计流程，完成了架构设计、RTL coding、验证、综合、物理设计，并通过Encounter 生成了物理版图。
3.1 综合
综合是芯片设计的重要步骤，是连接前端设计和后端设计的重要桥梁。本设计采用中芯国际0.13 μm CMOS工艺库，利用综合工具Synopsys的DC把RTL代码综合成门级网表，门级网表是后端设计所需要的源文件。DC首先读入工艺库lib、SDC约束脚本等文件，然后进行综合优化生成门级网表。
3.2 MAC层逻辑设计
综合生成物理设计所需要的门级网表后，使用物理设计软件Encounter进行芯片后端设计。后端物理设计主要包括布图规划与布局、电源规划、插入时钟树、布线等。电源规划对于芯片后端设计至关重要，良好的电源规划可以为整块芯片提供一个均匀的供电网格。本芯片的局部电源网络如图5所示，VDD和VSS均匀地分布在芯片内部。
时钟是芯片设计的核心，一个好的时钟树决定了芯片时序收敛的难易程度和工作性能。布图规划与布局结束后即可进行时钟树（clock tree）插入，插入时钟树的目的是使芯片所有逻辑单元接收到的时钟信号时间一致，时序基本不存在偏差。芯片时钟树分布图如图6所示。
4 结论
无线传感器网络作为新一代智能无线网络，已经在智能家居、医疗、煤矿、国防等领域获得广泛应用。本文提出了基于IEEE 802.15.4协议的MAC层通信芯片的ASIC设计方案，本方案低功耗且功能完备，具有科研与应用双重价值。
参考文献
[1] Jian Qiang，Gong Zhenghu，Zhu Peidong，et al.Overview of MAC protocols in wireless networks[J].Journal of Software.2008，19(2)：389-401.
[2] HEIDEMANN J，ESTRIN D.An energy-efficient MAC protocol for wireless sensor networks[J].IEEE Info com，2002，3(6)：1567-1576.
[3] Zhang Ming，Wang Suoping.An novel energy-efficient MAC protocol based on collision aviodance for wireless sensor networks[C].Proceeding of the 2009 5th International Conference on Wireless Communications，2009，4.
[4] Jennifer Yick，Biswanath Mukherjee，Dipak Ghosal.Wireless sensor network survey[J].Computer Networks，2008(52)：2295-2298.
[5] Tong Jigang，Zhang Zhenxin，Chen Zengqiang，et al.Design of node with FPGA in the wireless sensor network[J].Chinese Journal of Sensors and Actuators，2009，22(3)：417-421.
[6] AKYILDIZ L F，WEILIAN S.A survey on sensor networks[J].IEEE Communications Magazine，2002，40(8)：102-114.