0 引言

    随着半导体制作工艺尺寸缩小到深亚微米量级，摩尔定律受到越来越多的挑战。首先，互连线(尤其是全局互连线)延迟已经远超过门延迟，,这标志着半导体产业已经从“晶体管时代”进入到“互连线时代”。为此，国际半导体技术路线图组织(ITRS)在 2005 年的技术路线图中提出了“后摩尔定律”的概念。“后摩尔定律”将发展转向综合创新，而不是耗费巨资追求技术节点的推进。尤其是基于TSV(Through Silicon Via)互连的三维集成技术，引发了集成电路发展的根本性改变。三维集成电路(Three-Dimensional Integrated Circuit，3D IC)可以将微机电系统(MEMS)、射频模块(RF module)、内存(Memory)及处理器(Processor)等模块集成在一个系统内^[1]，如图1所示，大大提高了系统的集成度，减小了功耗，提高了性能，因此被业界公认为延续摩尔定律最有效的途径之一，成为近年来研究的热点。

    目前3D集成技术主要有如下三种：焊线连接(Wire-Bonding)、单片集成(Monolithic Integration)和TSV技术^[2]。焊线连接是一种直接而经济的集成技术，但仅限于不需要太多层间互连的低功率、低频的集成电路。单片集成是在同一个衬底上制作多层器件的新技术，它的应用受到工艺温度要求很高和晶体管质量较差等约束。基于TSV的3D集成可以实现短且密的层间互连，有效缩短了互连线长度，大大提高了系统集成度，降低了互连延时，提高了系统性能，缩小了封装尺寸，高频特性出色，芯片功耗降低(可将硅锗芯片的功耗降低大约40%)，热膨胀可靠性高，同时还实现了异构集成，成为业界公认使摩尔定律持续有效的有力保证，所以备受研究者的青睐。

1 TSV技术与相关工艺

1.1 TSV技术介绍

    TSV技术将在先进的三维集成电路(3D IC)设计中提供多层芯片之间的互连功能^[3]。图2给出了最早的TSV结构示意图,这是1958年诺贝尔奖得主WilliamShockley提出的^[4]。它是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，一般用导体材料钨、铝、铜、多晶硅或碳纳米管构成的互连线垂直穿过硅衬底以实现上下层芯片的信号互连^[5]，需要穿透组成叠层电路的各种材料以及很厚的硅衬底。TSV作为目前芯片互连的最新技术，使芯片在三维方向堆叠密度最大、芯片间的互连线最短、外形尺寸最小，大大改善芯片速度，产生低功耗性能。

    使用硅基板和TSV的三维堆叠的结构如图3所示。在 3D 芯片堆叠结构中，为了充分利用三维集成电路的优势^[6]，硅通孔能缩短堆叠芯片之间的垂直互连，硅中介层是在相同衬底上途经任何组件的硅衬底。TSV对通孔进行金属化处理，然后在孔上形成低熔点的凸点，使之成为导电通孔，再利用孔内的金属焊点以及金属层进行垂直方向的互连^[7]。与目前应用于多层互连的通孔不同，TSV技术尺寸的一般要求如表1 所示。

    基于TSV的3D IC堆叠方式有三种，如图4所示，第一种两个晶圆都没有切片，称为晶圆到晶圆堆叠(Wafer-to-Wafer，W2W)，这种方式工艺简单，产出效率最高，成本最低，但是优良率最低；第二种方式是将切片后的晶片堆叠到晶圆上，称为晶片到晶圆堆叠(Die-to-Wafer，D2W)；第三种方式是将切片后的两层晶片堆叠在一起，称为晶片到晶片堆叠(Die-to-Die，D2D)，这种方式使用已知良晶片(Known-Good-Die，KGD)优良率最高，但是工艺最复杂，产出效率最低。

    TSV占据了相对较大硅片面积, 影响了器件密度、芯片布局和布线。通常TSV的深宽比是比较重要的工艺参数。较大范围深宽比（TSV厚度和直径）会引起局部热膨胀错位，非线性热应力导致铜、硅和电介质材料界面间失效，径向应力随着TSV直径增大直线增加，深宽比越大增加趋势越陡。所以高深宽比TSV可以实现更短的互连长度和减小信号延迟，并能提高封装密度和运行性能，现在已经成为3D设计中的关键技术之一。表2为TSV占用硅片面积随其深宽比的变化情况，随着深宽比的减小，TSV在晶片上占用总面积减小，TSV所占面积（相对集成电路面积)的比例越小。这样可以减小对布线的影响。

1.2 TSV关键技术

    TSV的关键技术主要包括对准技术、键合技术、晶圆减薄技术，下面对这几种技术简要介绍。

1.2.1 对准技术

    对准技术之所以关键是因为它直接影响着3D互连的密度和优良率。对准前先为待对准的两个硅片均选定两个参考点，然后在显微镜下采用直接或者间接的方式进行对准。如果两个硅片中有一个是对可见光或者红外线透明的，可以采用直接对准。对准时先将两个显微镜同时对准两个硅片，再移动衬底来指导两层上的两个参考点精确对准。当两个硅片都不对可见光或者红外线透明，可以采用间接对准方式。对准时先将第一个硅片对准到一个参考点上再抬高一定的距离，之后将第二层硅片对准到同一个参考点上。一般来说，间接对准没有直接对准的精确度高。

1.2.2 键合技术

    键合技术是借助各种化学和物理作用连接两个或多个衬底或晶圆。如果键合失败，整个电路就会失去功能。目前常见的键合技术有氧化物键合、金属键合、粘合剂键合和焊接四种。

    氧化物键合是采用上下两层芯片表面的隔离层(一般是SiO₂)进行键合，主要特点是可以在低温下键合，与半导体工艺兼容，但需要高质量的化学机械抛光和事先复杂的硅片清洁。金属键合可以同时实现机械连接和电连接，键合过程中不会产生多余的气体。但是它通常采用铜或金作为金属材料，对工艺温度和压力的要求比较高。粘合剂键合通常采用聚合物键合技术，对键合表面的粗糙程度不敏感，可以粘合任何材料，在较低的温度下进行并且与标准的CMOS工艺兼容。焊接是一种在印刷电路板上广泛应用的技术，也可以用于3D集成^[8]，主要用来同时实现机械连接和电连接。

1.2.3 晶圆减薄技术

    为了保证整体性能及可靠性，将晶圆/芯片进行多层叠层键合，还必须满足总封装厚度要求，堆叠前对每层芯片进行减薄处理。工艺上要求上层芯片的 TSV高度必须控制在几十微米以内。通过研磨的方式对晶片衬底进行减薄，可以改善芯片散热效果并且有利于后期封装工艺。

    当晶圆减薄至30 μm极限厚度时，要求表面和亚表面损伤尽可能小，一般采用机械磨削-化学机械抛光、机械磨削-湿式刻蚀、机械磨削-干法刻蚀、机械磨削-干式抛光等四种减薄工艺方案。

1.3 TSV关键工艺

    图5为TSV工艺模型图，从中可以看出TSV是连接底面焊料凸点和顶层Cu布线的关键通路，实现TSV的关键工艺有通孔蚀刻、铜大马士革工艺、TSV通孔填充工艺等。

1.3.1 通孔刻蚀

    根据TSV制作的工艺顺序，通孔工艺分为前通孔和后通孔^[9]。前通孔是在IC制造过程中制作通孔，又分为前道互连和后道互连^[10]。前道互连是在所有的CMOS工艺开始之前在空白的硅晶圆上，通过深度离子蚀刻(DRIE)实现。由于穿孔后必须承受后续工艺的大于1 000 ℃的热冲击，所以多数使用多晶硅作为通孔填充材料。后道互连是在制造流程中实现互连，一般采用金属钨或铜作为填充材料。后通孔是在制造完成之后制作通孔。

1.3.2 铜电泳（铜大马士革）

    铜互连线是TSV技术中典型的互连线之一。对于大多数TSV，3D互连也采用铜大马士革工艺实现^[11]。铜大马士革（Cu-D）电沉积（ECD）是一项众所周知的成熟工艺，主要用在TSV填充过程、涂点工艺、重分布层等的应用开发。ECD流程包括反应物被输运到生长表面，通过临近表面的流体输运和流体边界层的扩散，在生长表面经由抑制酶作用的吸附和电化学反应实现沉积。

1.3.3 TSV填充

    TSV填充的反应物是铜离子和其他几种有机分子。TSV 填充需要一种无空隙、自底向上生长，才能保证在孔的开口被封死之前将其填满，以确保电连接的可靠性。Cu电阻率较小，成为TSV通孔填充材料首选^[12]。通孔铜填充技术有磁控溅射、CVD、ALD（原子层淀积）、电镀等，由于电镀成本更低且淀积速度更快，铜电镀工艺成为TSV通孔填充首选。均匀铜电镀技术已经被广泛应用于低成本圆片级封装，电镀时通孔侧壁和底部均匀生长，凸出位置生长速度更快。如被用于深孔填充，底部未完成填充时通孔开口可能已封闭，就会形成电镀空洞。均匀电镀工艺不适用于小孔径、高深宽TSV深孔填充。为满足无孔洞铜电镀，开发了“自底向上”电镀工艺^[13]。

2 TSV互连技术可靠性分析

2.1 TSV可靠性分析的重要性

    3D IC采用三维堆叠的方式有效提高了系统的集成度，但是系统功率密度急剧增大，多层芯片堆叠对互连线的热稳定性要求越来越高，3D IC面临严重的散热问题，已经成为限制三维集成技术发展的瓶颈^[14]。三维电路芯片单位表面积产生的功率远大于二维电路，如果没有合适的冷却设备，三维叠层芯片可能会过热而烧坏。并且三维叠层封装的空间太小，很难提供冷却通道。薄芯片会导致芯片上有很大的温度差，中间地带会出现极高温度的热点。因此，对于三维集成电路来说，迫切需要低成本和高效率的热设计准则。如何有效实现三维集成电路中的热管理^[15]，解决集成电路中散热问题成为三维集成技术发展的关键。

    由于工艺和结构的特殊性，TSV面临的热可靠性问题包括铜填充的TSV在周期性温度变化的情况下由铜硅热失配导致TSV开裂；TSV与凸点连接金属间化合物在应力作用下的断裂；使用TSV多层堆叠的芯片的散热问题等等。目前对TSV互连的可靠性研究仍然不够充分，缺少相关的标准和可靠性数据。因此可靠性研究对TSV技术的发展和应用有着十分重要的意义。

2.2 TSV可靠性分析的研究现状

    3D IC的TSV互连技术能够为集成电路封装提供更短的互连线，带来更好的性能和更高的封装效率。目前TSV互连技术可靠性在消费电子、航空航天等领域也引起重视。

    为了解决3D IC中的散热问题，已经有研究3D IC热管理理论建模方面研究，采用3D IC温度分布一维解析模型来估算其温度^[16]，并将热阻的概念扩展成热阻矩阵^[17]。SINGH S G等人提出导热TSV技术，即TSV不用来传输电信号，而是作为散热路径将热量传导到底部热沉中去^[18]。新加坡微电子中心研究人员用液体循环系统将器件工作时产生的热量转移到热沉中，该系统可将模块中的热应力减少30%～50%，有效改善系统的性能^[19]。也有研究者利用具有良好导热性的碳纳米材料来构造焊点^[20]或在电路中插入新型材料石墨稀[21]来实现3D IC的散热管理。

2.3 热应力分析

    铜作为TSV填充的主要材料，对互连结构的热力学性能和可靠性具有决定性影响，因此对铜互连结构的可靠性研究十分必要。铜作为互连材料的主要问题包括：热膨胀导致互连结构失效、尺寸效应、阻挡层的影响以及高深宽比下互连结构的可靠性。同时应力梯度导致的铜互连中原子扩散也将造成互连的应力迁移失效。由于通孔填充材料和硅介质的热膨胀不匹配，在生产工艺和热周期中TSV结构会产生的热应力将会降低对应力敏感产品的可靠性或促进3D互连中的裂纹生长，此外热膨胀不匹配也将导致热耗散、诱导应力、界面失效等。

    温度的变化导致TSV结构中的应力和应变，而这种应变可以通过不同温度下的XRD衍射峰的偏移来测得。图6给出不同温度下TSV结构的应力值。由图可以看出当温度在50 ℃时，测试结果表现为接近零应力状态，并且铜的塑性形变发生在接近100 ℃的低温条件下。

2.4 传热分析举例

    一般的传热分析主要过程是先根据叠层电子封装结构的原理设计含TSV结构不同模型，然后通过划分网格，将参数代入模型，设置边界条件，最后仿真得到TSV不同模型的温度分布结果。将最高温度统计出来，得出不同TSV间距下不同结构的温度分布曲线。理论计算时先根据热阻规律建立模型热路图，再由材料和尺寸算出各个模块的热阻并比较分析。最后根据仿真结果和原因的分析，得出TSV工艺散热性能结论。这里以含TSV的圆柱模型为例，说明TSV传热分析的过程。

2.4.1 仿真分析

    首先在ANSYS中建立一个TSV圆柱体模型，如图7所示，图7(a)为仿真俯视图，图7(b)圆柱模型的立体图。建好模型后，通过划分网格、参数代入、边界条件设置等，仿真得到温度分布图。图8为TSV间距为0.2 mm圆柱体模型。图9为该圆柱体模型的温度分布图。

    这里为了更好地仿真传热的效果，还分别设计了在TSV大圆和小圆上加上热源的情况，然后将不同情况下的最高温度统计出来，得出不同TSV间距下不同结构的温度分布曲线。如图10 所示，从图中可以看出随着TSV间距的增大，最高温度随之上升，散热效果下降。

2.4.2 理论计算

    应用于三维叠层封装的硅通孔（TSV）建模及传热分析计算过程如下：先根据热阻规律建立模型热路图，如图11 所示。

    再由材料和尺寸计算各个模块的热阻。热阻是指热量传递通道上两个参点之间的温度差与两点间热量传输速率的比值^[22]，如式（1）所示：

    其中：R为两点间的热阻（℃/W或K/W），?驻T为两点间的温度差（℃），P为两点间热量传递速率（W）。导热基本公式如式（2）所示^[23]：

    其中：L为热传导距离（m），S为热传导通道的截面积（m²），λ为热传导系数（W/m℃）。根据式(1)和式(2)，得热传导模型的热阻计算公式，如式（3）所示：

    由式(3)可得热阻由L（长度）、λ（导热系数）和S（截面积）共同决定。由于两工艺的芯片部分的截面积相等，λ为材料固有参数。

    热阻随L变化而变化，L越大热阻越大，所以可通过改变L来改变热阻。越短的热传导距离、越大的截面积、越高的热传导系数都会引起热阻的降低，这要求设计合理的封装结构和选择合适的材料。

3 TSV技术市场化动态和展望

    据法国调查公司提供，到2015年，逻辑和存储器方面的应用占TSV应用的比例将大于30%，接触式图像传感器、微机电系统，传感器占30%的市场，存储器堆叠形成的动态随机存取存储器和闪存芯片占20%的市场。根据国际半导体技术路线图ITRS的预测，TSV技术将在垂直方向堆叠层数、硅品圆片厚度、硅穿孔直径、引脚间距等方面继续向微细化方向发展。如堆叠层数一般为3～7层，最多可达14层，圆片减薄一般为20～50 μm，最多可达8 μm，通孔直径达一般为4 μm，最小可达1.6 μm，引脚间距一般为10 μm，最小可达3.3 μm。

    目前，TSV技术主要应用在内存条、MEMS、CPU、DRAM、FLASH、CIS、RF等产品当中。2009年3月，意法半导体推出首款集成扩展景深（EDoF）功能的1/4英寸光学格式3百万像素Raw Bayer传感器。2010年11月，FPGA厂商赛灵思采用堆叠硅片互连技术（SSI）和通硅孔TSV，将四个不同FPGA芯片在无源硅中介上互连，生产出含68亿个晶体管、200万个逻辑单元。2010年12月，台积电(TSMC)公开了采用TSV三维积层半导体芯片的量产化措施，采用TSV、再布线层以及微焊点等技术，制作了三维积层有半导体芯片和300 mm晶圆的模块，并评测了三维积层技术对元件性能和可靠性的影响。美国升特信号半导体公司（Semtech）和IBM联手，运用3D TSV 技术开发高性能的集成ADC/DSP平台。2011年3月，韩国海力士半导体最先采用TSV技术，开发出晶圆级封装二维积层技术，并成功层叠了8层40 nm级2Gbit DDR3 DRAM芯片，最大容量达到64 GB。2011年8月，三星电子发布了内存产品方面节能型单条32 GB DDR3服务器内存模组，使用30 nm级别工艺制造的DRAM颗粒，运行频率为DDR3-1 333 MHz，功率只有4.5 W，比其普通30 nm级别工艺的LRDIMM产品功耗平均低约30%，称为“企业服务器用内存产品中功耗最低级别”。2011年10月，意法半导体宣布将TSV技术引入MEMS芯片量产，在其多款MEMS产品如智能传感器、多轴惯性模块内应用。2012年2月，美国佐治亚理工学院、韩国KAIST大学和Amkor Technology公司在“ISSCC 2012”上，共同发布了将277 MHz驱动的64核处理器芯片以及容量为256 KB的SRAM芯片三维层叠后构筑而成的处理器子系统“3D-MAPS：3D Massively Parallel Processor with Stacked Memory”。

    应用通硅孔(TSV)技术的三维集成电路(3D IC)为半导体业界提供全新境界的效率、功耗、效能及体积优势。现在TSV的广泛使用，将再度引发产业的变革，让一些研究中的创新技术如医学上的人工视网膜、能源应用上的智能尘(Smart Dust)传感器等，能够成为人们生活中经常被使用的产品。TSV技术已经成为微电子领域的热点，也是未来发展的必然趋势，运用它将会使电子产品获得高性能、低成本、低功耗和多功能性。

4 总结

    本文主要对3D IC的关键技术——TSV技术进行了系统的介绍，包括TSV技术的特点，关键技术，关键工艺，TSV互连技术可靠性分析。通过举例说明了TSV的传热分析过程。最后对TSV技术市场化动态和未来进行了展望：TSV作为目前芯片互连的最新技术，将成为3D IC发展的必然趋势。

参考文献

[1] KIM J，PAK J S，CHO J，et al.High-frequency scalable electrical model and analysis of a through silicon via(TSV)[J].IEEE Transactions on Components，Packaging，and Manufacturing Technology，2011，1(2)：181-187.

[2] BAKIR M S，KING C，SEKAR D，et al.3D heterogeneous integrated systems：liquid cooling，power delivery，and implementation[J].IEEE Custom Integrated Circuits Conference，2008：663-670.

[3] 刘培生，黄金鑫，仝良玉，等.硅通孔技术的发展与挑战[J].电子元件与材料，2012，31（12）：76-80.

[4] SHOCKLEY W.Semi-conductive wafer and method of making the same[P].US Patent filed on Oct.1958 and granted on Jul.1962.

[5] MOTOYOSHI M.Through-silicon via(TSV)[J].IEEE proceedings，2009，97(1)：43-48.

[6] YOON K，KIM G，LEE W，et al.Modeling and analysis of coupling between TSVs，metal，and RDL interconnects in TSV-based 3D IC with silicon interposer[C].11th Electronics Packaging Technology Conference.Singapore：IEEE，2009.

[7] CASSID Y C，KRAFT J，CARNIELLO S，et al.Through silicon via reliability[J].Trans Device Mater Res，2012，12(2)：285-295.

[8] KLUMPP A，MERKEL R，RAMM P，et al.Vertical system integration by usinginter-chip vias and solid-liquid interdiusion bonding[J].Japanese Journal of Applied Physics.2004，43(7A)：1-7.

参考文献9-23因字符有限,此处略掉.