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Mentor打造完整的UVM SystemVerilog验证IP库

2016-03-18
关键词: Mentor 记忆体设备 HMC EVP

  Mentor Graphics宣布,推出首个完全原生的(native) UVM SystemVerilog记忆体验证IP库,该记忆体验证IP库可用于所有常用记忆体设备、配置和介面。Mentor在目前已可支援60多种常用周边介面和汇流排架构的Mentor验证IP (Mentor VIP)库中新增了1,600多种记忆体模型。

  Mentor可望因此成为首个向ASIC和FPGA SoC设计人员提供完整UVM SystemVerilog验证IP库的公司,该验证IP库可满足其各类外设介面、汇流排协定和记忆体设备(memory device)需求。该完整的验证IP库采用一致的产业标准格式(industry-standard format),可缩短工程师设置验证运行所需时间,从而便于工程师将关注重点放在其设计中独特而高价值的部分。

  新推出的记忆体库支援包括尖端协定(leading-edge protocols)在内的各种记忆体模型,例如用于HyperRAM和HyperFlash记忆体设备的高频宽、低接脚数的HyperBus介面。此外,它还支援所有的动态RAM模型,包括DDR4、低功耗DDR4、混合记忆体立方(HMC)以及高频宽记忆体-2,和新的JESD229-2 Wide I/O-2标准。它所涵盖的快闪记忆体模型种类齐全,包括SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS以及串列、Toggle、NAND和NOR快闪记忆体。

  验证IP旨在通过为常见介面、协定和架构提供可复用构建模组来帮助工程师减少构建测试平台所花费的时间。Mentor的记忆体验证IP模型库所包含的记忆体配置软体允许客户根据供应商、协定和元件编号,即时生成快速、时序准确和经过验证的记忆体模型。此外,Mentor独有的“运行过程中可重新配置”架构有助于工程师在无需重新编译或重新开始软体模拟的情况下,重新对资源进行二次评估。

  Mentor VIP库可向工程师提供对所有支援的协定使用通用架构的标准UVM SystemVerilog元件。这有助于在同一个验证团队内快速部署多个协议。测试计画、符合性测试、测试序列和协议覆盖率都作为SV和XML原始程式码包含在内,从而使复用、扩展和除错变得简单。Mentor VIP元件还包含一整套协定检查、错误注入(error injection)和调试功能。新推出的记忆体模型可应用于所有行业标准模拟器。

  Mentor VIP是Mentor企业验证平台(EVP)的核心技术。EVP通过将先进验证技术融合在一个综合性平台中,提高了ASIC和FPGA的SoC功能验证效率。Mentor EVP集成整合了Questa先进验证解决方案、Veloce模拟平台和Visualizer除错环境,可为全球专案团队提供支援,最大限度地提高用户生产率和验证的总投资回报率。