《电子技术应用》

基于功率合成器的20 GHz CMOS功率放大器设计

2016年电子技术应用第5期 作者:李 红1,2,贺章擎3,徐元中3
2016/5/26 13:34:00

李  红1,2,贺章擎3,徐元中3

(1.湖北工业大学 计算机科学与技术学院,湖北 武汉430068;

2.华中科技大学 计算机科学与技术学院,湖北 武汉430074;

3.湖北工业大学 太阳能高效利用湖北省协同创新中心,湖北 武汉430068)


    摘  要: 设计了一个工作频率高达20 GHz、最高输出功率23.4 dBm的CMOS功率放大器(PA),该PA由两级放大器组成,采用全差分Cascode电路结构。PA的输入、级间、输出匹配网络均采用片上变压器实现,实现单端输入、单端输出,功率合成器用来提高PA的输出信号摆幅。该PA基于 TSMC 0.18 μm CMOS工艺模型进行设计,采用Agilent ADS软件进行PA性能仿真和片上变压器的设计,版图仿真结果表明:在20 GHz频段内,PA的输入、输出完全匹配(S11=-13.85 dB、S22=-10.94 dB),小信号增益S21达到21.5 dB,芯片面积仅为0.56 mm2

    关键词: CMOS;功率放大器;变压器;功率合成

    中图分类号: TM277

    文献标识码: A

    DOI:10.16157/j.issn.0258-7998.2016.05.011


    中文引用格式: 李红,贺章擎,徐元中. 基于功率合成器的20 GHz CMOS功率放大器设计[J].电子技术应用,2016,42(5):39-41.

    英文引用格式: Li Hong,He Zhangqing,Xu Yuanzhong. Design of 20 GHz CMOS power amplifier with power combiner[J].Application of Electronic Technique,2016,42(5):39-41.

0 引言

    随着人们对无线数据传输速率的要求越来越高,无线收发器的工作频率需要相应地上升,以实现宽带高速通信网络,如已成功应用于智能手机的60 GHz收发器的短距离无线传输速率超过4 Gb/s。高频毫米波无线收发器早期采用分立元件设计,具有难度大、成本昂贵和质量大等缺陷,不适用于目前智能设备的应用。

    CMOS作为IC制作的主流工艺,常用于不同频率范围的无线收发器设计[1]。频率越高,收发器需要采用更小节点的CMOS工艺,0.18 μm节点处MOSFET管的最高工作频率为53 GHz,65 nm MOSFET的最高工作频率为250 GHz。CMOS工艺节点下降,MOSFET管可承受的交流电压摆幅也相应变小,对无线收发器中功率放大器(Power Amplifier,PA)的影响最大,因为PA通常需要处理大信号,MOSFET管可承受电压摆幅的大小决定了PA的输出功率。所以,如何基于CMOS工艺设计一个高频、高输出功率的PA是一个难点。

    本文基于TSMC 0.18 μm 1P6M CMOS工艺设计了一个工作频率达到20 GHz的PA,该PA采用全变压器耦合的结构,输出端采用功率合成器实现两路子PA的输出信号相加,增大PA的输出功率。版图仿真结果表明,该PA的输出功率可达23.4 dBm,效率为20.1%,芯片面积仅为0.56 mm2

1 20 GHz PA的电路结构

    本文所提出的PA电路如图1所示,采用两级放大器结构,放大器均为全差分Cascode电路增大PA的增益,避免谐波信号的干扰。射频信号经过输入变压器耦合至驱动级的输入端,经过放大后由级间功分器输出4路信号至功放级,功放级放大后的信号输入至功率合成器,最后输出至负载RL。

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    输入变压器将单端信号转为差分信号,驱动级共源MOS管的栅端偏置电压从变压器的次级线圈接入;级间功分器将两路输入信号转为四路差分信号输出,变压器的主线圈作为驱动级电源电压VDD_DA输入节点,次级线圈作为功放级共源MOS管的栅端偏置电压接入点;输出功率合成器的作用与级间功分器正好相反,变压器的主线圈作为功放级电源电压VDD_PA输入节点,考虑到功放级的电流较大,在设计功率合成器时需要重点考虑金属耐流。下面详细介绍以上无源器件的实现。

2 无源器件的设计

    无源器件是20 GHz CMOS PA的关键模块,其设计直接影响PA的性能,该PA包括以下3个无源器件:输入变压器、级间功分器和输出功率合成器。为了增加金属耐流,变压器、功分器和合成器均采用超厚顶层金属M6作为主线圈,金属层M5作为次线圈,主、次线圈垂直堆叠,增加线圈间的耦合,同时减小器件尺寸,3个无源器件的面积分别为:100×174 μm2、150×120 μm2、150×400 μm2,如图2所示。

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    图3所示为应用于20 GHz CMOS PA中的片上无源器件的效率仿真结果,可以看到,在20 GHz处,变压器、功分器和合成器的效率分别为:89.1%、86.8%和84.1%。其中效率计算公式如式(1)所示[2]

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3 20 GHz PA的版图设计

    图4所示为20 GHz CMOS PA的版图,面积为0.65×0.86 μm2,射频输入、输出端均采用截距为100 μm的GSG(Ground-Signal-Ground)焊盘,其中射频焊盘S采用高隔离度、低寄生电容的设计[3],降低片上损耗。MOSFET管的版图也进行了优化设计,降低寄生电容和电阻,提高MOSFET的性能。为了保证芯片充分接地,衬底接触孔填充于空白处,电源、接地总线绕版图四周,方便接线。

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4 PA的仿真结果与分析

    基于TSMC 0.18 μm 1P6M CMOS工艺模型对20 GHz PA进行版图仿真,结果如图5~图7所示。图5所示为S参数的仿真结果,20 GHz处,S11=-13.85 dB、S12=-56.8 dB、S21=21.5 dB、S22=-10.94 dB。图6所示为单声大信号的仿真结果,扫描输入功率范围-30~10 dBm,20 GHz PA的最高输出功率Psat为23.4 dBm,功率附加效率(Power Added Efficiency,PAE)为20.1%,输出1 dB压缩点20.43 dBm,功率增益为21.4 dB。图7所示为PA的谐波分量,可以看到,所提电路结构对谐波分量的抑制均大于40 dB,线性度满足设计要求。

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5 结束语

    基于TSMC 0.18 μm 1P6M RFCMOS工艺设计了一个工作频率为20 GHz的PA,采用变压器耦合结构实现射频信号传输和阻抗匹配。高效率的片上无源器件优化了PA的整体性能,功率合成器用以提高PA的输出功率。所设计20 GHz CMOS PA的最高输出功率可达23.4 dBm,20.1% PAE,芯片面积仅为0.56 mm2,可应用于下一代无线移动通信系统。

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参考文献

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