0 引言

    随着工艺特征尺寸的不断减小，工作电压不断降低，节点电容不断减小，数字电路中的单粒子瞬态（Single Event Transient，SET）效应越来越严重^[1，2]。单粒子瞬态来源于中子或者高能质子对集成电路中敏感器件的轰击。半导体器件中由于重离子轰击产生的电子空穴对使得晶体管管极的瞬态电流在集成电路中传输并最终在电路的输出端产生一个有影响的瞬态电压。单个瞬态脉冲能够从一个器件传递到整个系统^[3]，并且SET在沿组合通路传播的过程中会展宽^[4，5]。因此，对SET脉冲的产生和传输特性的研究是必要的。

    本文采用SPICE电路模拟的方法，模拟了SET脉冲在标准CMOS和差分级联电压开关逻辑（Differential Cascade Voltage Switch Logic，DCVSL）这两种结构中的传播特性，分别对这两种结构组成的100级反相器长链中的SET传播进行了研究。分析对比了标准CMOS和DCVSL组成的反相器长链在负载和阈值电压（V_t）不对称情况下的SET脉冲展宽效应。

1 DCVSL结构概述

    DCVSL是IBM上世纪80年代开发出来的一类新的CMOS电路。如图1所示，DCVSL电路中含有两个互补的nMOS开关结构，并交叉地连接到一对pMOS管的栅极，构成一个有正反馈的差分网络。下拉网络PDN1和PDN2采用nMOS器件互相排斥，当PDN1导通时，PDN2关断；当PDN1关断时，PDN2导通。

    DCVSL的工作原理如下：假定给定的一组输入，使PDN1导通而PDN2截止，Out和的初始状态为高电平和低电平。PDN1导通，使Out下拉，由于P2和PDN2都关断，处于高阻状态。PDN1必须足够强使Out低于VDD-VTP，此时P2导通，并开始对充电至VDD，最终将P1关断。这又使Out放电至GND。

2 模拟实验设置

    本文中进行SPICE模拟实验采用的基本结构为100级反相器链^[6]，标准CMOS和DCVSL两种不同结构的反相器链结构见图2和图3。在本文的研究中，脉冲低电平为0 V，高电平为电源电压VDD=1.0 V，脉冲宽度均指VDD/2处的宽度。本文中研究的SPICE器件模型来自SMIC的90 nm工艺。nMOS管的宽长比W/L=0.58 μm/0.1 μm，pMOS管的宽长比W/L=0.82 μm/0.1 μm，电源电压VDD=1.0 V。

    本文中SET脉冲使用的是双指数电流源的方式来进行模拟，根据式(1)计算出电流值，其中电荷量Q=200 fc，收集时间常数t_a=150 ps，离子轨迹建立时间常数t_b=38 ps^[7，8]，然后将其加在标准CMOS和DCVSL反相器输出敏感节点上（即图2和图3中的箭头指向处）。在模拟单端的SET脉冲时，电荷量Q=200 fc，模拟双端的SET脉冲时，根据电荷的共享原理，电荷量Q=100 fc。其中所有的电流源注入的时间点为500 ps的时刻。SPICE仿真结果见表1。从仿真结果可以看出，注入相同电流的情况下，CMOS和DCVSL单端产生的SET脉冲宽度与脉冲类型有关。在DCVSL双端注入相同电流时，由于DCVSL是对称的，产生的SET脉冲宽度差别不大。

3 实验结果与分析

    首先脉冲展宽的根本原因是反相器上升下降延迟的不相等^[9]。脉冲的展宽量可以用式(2)计算出来，其中t_PLH和t_PHL分别为反相器的上升和下降传播延迟时间。t_PLH和t_PHL可由式(3)给出，其中k_p和k_n分别为pMOS管和nMOS管的增益因子，C_L为负载电容。

    从式(3)可知，负载和阈值电压的不对称都会导致t_PLH和t_PHL的不同，从而引起脉冲的展宽。

3.1 SET脉冲在DCVSL单端的传播特性

    本组实验中，SET脉冲只在DCVSL差分输出的一端引入。图4给出了“010”和“101”的SET脉冲分别经过两级CMOS和DCVSL反相器的模拟实验结果。从仿真结果可以看出，SET脉冲经过两级CMOS反相器之后依然存在，而经过两级DCVSL反相器之后，SET脉冲被消除了^[10]，这是因为DCVSL结构的反相器有两个存储数据的节点，当一个节点受到SET脉冲时，另一个节点仍然可以存储正确的数据。这种多节点保存数据的结构可以提高其抗单粒子瞬态效应的能力。如果DCVSL差分的两端都同时受到SET脉冲时，数据就会发生跳转，SET脉冲将会一直传递下去，无法被消除。但在实际电路中，双端受到SET的概率比单端要小。

3.2 负载不对称条件下的脉冲展宽效应

    从第一组实验中看出，DCVSL反相器单端受到SET脉冲时，通过两级传输之后就会被消除。因此，后面的实验在DCVSL反相器差分输出两端同时施加SET脉冲。本组实验中在模拟“010”SET脉冲时，令图2中Codd=6 ff，Ceven=0.01 ff；模拟“101”SET脉冲时，Codd=0.01 ff，Ceven=6 ff。仿真结果如图5和图6的曲线1所示，随着经过的反相器级数增加，脉冲宽度在叠加，从数据上看，每经过10级，脉冲宽度增加30 ps左右。由此可以得到：模拟“010”SET脉冲时，如果Codd大于Ceven，则表现出脉冲的展宽；模拟“101”SET脉冲时，如果Codd小于Ceven，也表现出脉冲的展宽。这与文献[10]中的结果相符。

    定义最差情况如下：模拟“010”SET脉冲时，令图3中Codd1=6 ff，Codd2=0.0 1ff，Ceven1=0.01 ff，Ceven2=6 ff；模拟“101”SET脉冲时，Codd1=0.01 ff，Codd2=6 ff，Ceven1=6 ff，Ceven2=0.01 ff。仿真结果如图5和图6曲线2所示，SET脉冲在DCVSL反相器链的传播过程中的脉冲展宽效应比CMOS明显，从数据上来看，每经过10级，脉冲宽度增加130 ps。

    但是，以上的最差情况在实际的电路设计中出现的概率很小，因为在实际使用DCVSL结构设计电路时，DCVSL是对称的，其差分输出两端的负载电容不会出现Codd1与Codd2、Ceven1与Ceven2差别很大的情况，但Codd与Ceven不同是有可能的。因此，定义典型情况如下：模拟“010”和“101”SET脉冲时，令差分输出两端的负载电容相同。由于DCVSL反相器是对称的结构，Codd1=Codd2=6 ff，Ceven1=Ceven2=0.01 ff或者Codd1=Codd2=0.01 ff，Ceven1=Ceven2=6 ff没有区别。仿真的结果如图5和图6的曲线3所示，“010”SET脉冲宽度保持在一个稳定的值487 ps左右，“101”SET脉冲宽度维持在550 ps左右，并没有出现脉冲的展宽。

3.3 阈值电压不对称条件下的脉冲展宽效应

    SMIC90 nm工艺库中3种工艺角的pMOS阈值电压的值见表2。

    本组实验中在模拟“010”的SET脉冲时，设定图2中Vt_odd=-0.27 V，Vt_even=-0.19 V；在模拟“101”的SET脉冲时，Vt_odd=-0.19 V，Vt_even=-0.27 V。仿真结果如图7和图8的曲线1所示，随着经过的反相器级数增加，脉冲宽度在叠加，从数据上看，每经过10级，脉冲宽度增加15 ps左右。由此可以得到：模拟“010”SET脉冲时，如果Vt_odd绝对值大于Vt_even，则表现出脉冲的展宽；模拟“101”SET脉冲时，如果Vt_odd绝对值小于Vt_even，也表现出脉冲的展宽。这与文献[10]中的结果相符。

    因此，定义最差情况如下：模拟“010”的SET脉冲时，令图3中Vt_odd1=-0.27 V，Vt_odd2=-0.19 V，Vt_even1=-0.19 V，Vt_even2=-0.27 V；在模拟“101”的SET脉冲时，Vt_odd1=-0.19 V， Vt_odd2=-0.27 V，Vt_even1=-0.27 V，Vt_even2=-0.19 V。仿真结果如图7和图8的曲线2所示， SET脉冲在DCVSL反相器链的传播过程中脉冲展宽效应比CMOS明显，从数据上来看，每经过10级DCVSL反相器链，脉冲宽度增加130 ps。

    但是以上情况在实际的电路中出现的可能性很小，因为DCVSL反相器中的两个pMOS管相隔很近，不会出现阈值电压像上述条件的情况。一般情况下，DCVSL反相器中的pMOS管的阈值电压是相同的。但奇偶反相器的pMOS管阈值电压可能会有差别。因此，定义典型情况如下：模拟“010”和“101”SET脉冲时，令DCVSL反相器中的pMOS的V_t相等。由于DCVSL反相器是对称的结构，令图3 中Vt_odd1=Vt_odd2=-0.27 V，Vt_even1=Vt_even2=-0.19 V或Vt_odd1=Vt_odd2=-0.19 V，Vt_even1=Vt_even2=-0.27 V没有区别。仿真的结果如图7和图8的曲线3所示，“010”SET脉冲宽度保持在一个稳定的值485 ps左右，“101”SET脉冲维持在525 ps左右，并没有出现脉冲的展宽。

4 结论

    本文利用SPICE模拟手段，研究了SET脉冲在DCVSL单端中的传播特性。仿真结果表明，单端SET脉冲在经过两级DCVSL反相器之后会被消除，说明DCVSL结构具有较好的抗单粒子效应的能力。同时模拟了DCVSL的双端受到SET脉冲，在负载和阈值电压不对称条件下的展宽效应。仿真结果表明，在最差情况下，DCVSL的SET脉冲展宽效应比CMOS明显；在典型情况下，SET脉冲在DCVSL反相器链传播过程中并没有展宽。说明只要保持DCVSL结构的对称性，SET脉冲在DCVSL传播过程中就不会出现展宽效应。本文的实验结果为以后使用DCVSL设计电路提供了一定的参考。文中只对基本的DCVSL反相器链进行了研究，还可以将其延伸到DCVSL结构的其他标准单元中，例如与非门、或非门、异或门等，甚至可以对一些基准电路进行研究。

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