一种基于MDAC优化的低功耗流水线A/D转换器-AET-电子技术应用

一种基于MDAC优化的低功耗流水线A/D转换器

2017年电子技术应用第1期

杨龙，王宗民

北京微电子技术研究所，北京100076

摘要： 设计了一种低功耗16位100 MS/s的流水线A/D转换器。通过采用级间电容缩减技术，并优化增益数模转换器（MDAC）的结构，降低采样电容的面积。流水线前两级采用高性能低功耗运算跨导放大器（OTA），通过动态偏置技术进一步降低功耗。芯片采用0.18 μm混合信号CMOS工艺，1.8 V单电源供电。经测试，流水线A/D转换器在5 MHz的输入频率下，信噪失真比（SNDR）为74.2 dB，无杂散动态范围（SFDR）为91.9 dB，整体功耗为210 mW。

关键词： 功耗OTA MDAC 动态偏置流水线AD转换器

中图分类号： TN47
文献标识码： A
DOI：10.16157/j.issn.0258-7998.2017.01.018
中文引用格式： 杨龙，王宗民. 一种基于MDAC优化的低功耗流水线A/D转换器[J].电子技术应用，2017，43(1)：68-71.
英文引用格式： Yang Long，Wang Zongmin. A low power pipelined ADC with improved MDAC[J].Application of Electronic Technique，2017，43(1)：68-71.

A low power pipelined ADC with improved MDAC

Yang Long，Wang Zongmin

Beijing Microelectronics Tech. Institution，Beijing 100076，China

Abstract： The design of a low power 16-bit 100 MS/s pipelined analog-to-digital converter(ADC) is presented in this paper. The area of sampling capacitor and the chip is reduced by adopting stage scaling technology and optimizing the structure of multiply digital-to-analog converter(MDAC). Low power dissipation and high performance operational trans-conductance amplifiers(OTA) in the first two pipelined stages are realized by using dynamic biasing technology. This work is implemented in 0.18 μm mixture signal CMOS process with a 1.8 V power supply. The pipelined ADC exhibits 91.9 dB SFDR and 74.2 dB SNDR, consuming 210 mW with 5 MHz differential input signal.

Key words : low power OTA；MDAC；dynamic biasing；pipelined ADC

0 引言

高速高精度A/D转换器是无线通信系统和便携式数据采集设备的关键模块。流水线A/D转换器能在速度和精度之间合理折衷，同时实现较小的芯片面积和较低的功耗。近些年来，流水线A/D转换器的精度能达到14～16位，速度达到80～150 MS/s。

本文设计实现了一种低功耗16位100 MS/s流水线A/D转换器。该流水线A/D转换器的第三级到第五级采用简化的MDAC结构，减小了芯片面积和功耗。MDAC中的OTA在增益、带宽、相位裕度和建立时间方面都达到了很高的性能。由于OTA占据了MDAC大部分的功耗，通过优化OTA的功耗有助于提高转换器的整体功率效率。动态偏置技术降低了采样相电路的功耗。

1 ADC结构

流水线A/D转换器的工作原理是多级转换。除了最后一级，每一级都实现了模拟信号的数字量化、模数转换、余差电压的计算和放大。流水线A/D转换器的结构选取很灵活。级精度的分配复杂而重要。每级位数越少，子ADC对比较器失调的要求越低，每级的转换速度越快。转换器所需的比较器数量减少了，但是级数增多，所需的MDAC数量和OTA的数量也随之增加。整体功耗也增大。后级引入的噪声和误差对转换精度影响较大。常见的结构是第一级采用多比特位，后级均采用1.5比特/级，能在功耗和精度之间合理折衷。反之，每级位数越多，后级引入的噪声和误差对整体转换精度的影响越小，但是对子ADC精度的要求提高，所需比较器的数量也成幂指数增长。由于反馈系数减小，MDAC中的运放驱动的电容变大，要求运放有更高的带宽^[1]。因此，转换器整体功耗也相应增加。

文献[2]相对详细地分析了级精度分配问题。分析指出，在高速应用中，假定信噪比（SNR）和功耗严格折衷，最优的级精度是2比特/级或3比特/级。但是在实际设计中，电路参数、电路结构和版图结构均不相同，很难用一种统一的方法去分配级精度。本论文采用的流水线A/D转换器结构如图1所示。流水线前三级采用4比特/级，后三级采用3比特/级，该流水线A/D转换器还包括采样保持电路、带隙基准电路和时钟驱动电路。采用优化的MDAC结构，可以在高速高精度的基础上，进一步降低转换器的功耗。

2 ADC电路设计

2.1 MDAC结构

MDAC是一种开关电容电路，实现了信号的采样保持，电压差的计算和倍乘。电路主要由开关、电容阵列和OTA组成。输入信号传输路径上的开关通常采用栅压自举开关以提高信号线性度。采样电容和反馈电容均由尺寸相同的单位电容组成，保证了版图中电容的匹配。OTA的增益决定了余差电压的精度，OTA的带宽决定了建立特性，制约着OTA的工作速度。

传统的MDAC结构如图2所示，工作在全差分模式，有着较高的电容匹配精度和转换精度。该结构有效抑制了信号的偶次谐波。但是全差分电路的电容面积和电路规模较大，功耗较高。MDAC中的OTA也需要更高的带宽，驱动更大的电容。由于后级的噪声对等效输入噪声的贡献很小，可以通过缩减采样电容的大小和数量，降低OTA的性能，从而降低电路功耗。

由于后级MDAC对电容失配和OTA失调的要求很低，可以改进MDAC。简化的MDAC结构如图3所示。通过改变比较器输出和采样电容阵列的连接方式，可以减少采样电容数量。由于一个比较器仅控制一个采样电容，MDAC并不是工作在全差分模式。电容C0和C₀′是半单位电容，通过电压移位产生对称的正参考电压和负参考电压。其他的电容均为单位电容。Φ₁和Φ₂分别表示采样相和保持相。MDAC工作的时序图如图4所示。

以第三级MDAC为例说明工作原理。级精度为4，则n为8。在采样相，采样电容均与输入信号相连，OTA输入端的电荷量如下：

在m为奇数时可以得到相同的转移函数，且该转移函数与电路工作在全差分模式的转移函数相同。简化的MDAC结构使采样电容数量减半，MDAC电路的建立速度变快，OTA的设计约束条件放宽。电路噪声和信号的偶次谐波失真变差，但是并不限制运放的整体性能。简化的MDAC结构只在第二级的后级采用，前两级由于对噪声和失真要求苛刻，仍采用传统的全差分MDAC结构。

2.2 OTA设计

OTA是MDAC电路的关键模块。前级MDAC中的OTA需要驱动后级的MDAC和子ADC，所以OTA的静态电流很大，使得OTA成为了ADC中最消耗功耗的模块。OTA的建立时间分为非线性摆率时间和线性小信号建立时间。为了更快稳定，OTA需要很高的带宽和足够的相位裕度。OTA的有限增益导致了余差电压的误差。实际的余差电压如下：

式(7)中β是反馈因子，除了采样电容和反馈电容，还与OTA输入端寄生电容值有关。可以看出运放的增益越高，余差电压误差越小。

MDAC对OTA的增益、带宽、摆率和相位裕度的要求都很高，需要选择合适的OTA结构。随着特征尺寸的减小，MOS管的本征增益不断降低，单极结构很难满足增益要求。经过仔细分析，本论文采用的OTA结构如图5所示。第一级采用简单的共源运放，提供高输入摆率。PMOS管作为输入管，可以消除体效应，提供更好的线性度。第二级为带增益自举套筒式共源共栅运放。相对于折叠式结构，套筒式结构的功耗更低。第二级提供了高增益和高摆率。全差分运放需要共模反馈电路稳定输出共模电平。第一级采用简单的连续时间共模反馈电路。当晶体管M1的电流小于M2的电流，输出电平升高。流经M5的电流增大。由于M4的电流为恒定值，M2的电流减小并逐渐与M1的电流保持一致。输出共模电平保持稳定，反之则反。第二级采用开关电容共模反馈电路，如图6所示。在采样相，开关S1闭合，开关S2断开，电容C₁被参考电压V_cm和偏置电压V_b充电。在保持相，开关S2闭合，开关S1断开，电容C₁和C₂通过电荷重分配稳定输出共模电平。在反馈电压V_cmfb和偏置电压V_b8之间增加一个源随器隔离反馈电路的噪声。两级运放的频率特性不稳定，通过在第二级输入和输出之间接入补偿的串联电容和电阻，引入一个零点去消除一个极点。

2.3 动态偏置电路

OTA是ADC中高功耗模块，通过减小OTA的功耗会显著优化ADC的功耗。由于OTA只在保持相工作，所以其采样相的功耗是多余的。部分文献采用开关运放技术，通过切断OTA在采样相的电流来降低功耗^[3]。但是这样运放的建立时间会增加电流恢复时间，限制转换速度。动态偏置技术是功耗和速度的一种折衷。在采样相，通过调整OTA的偏置电压值，使OTA的静态电流减小而不完全切断。OTA第一级动态偏置电压V_b1的产生电路如图7所示。Φ₁和Φ₂是两相不交叠时钟。在采样相，Φ₁和Φ₃为高，电容C₁、C₂和C₃被分别充电。在保持相，Φ₂和Φ₄为高，三个电容被接在一起。其中栅寄生电容Cp不可忽略。在两个工作相位，晶体管M1的栅电荷保持恒定。得到采样相时的偏置电压如下：

通过调整电容C₂和C₃的比率可以得到合适的偏置电压。该电压值低于正常工作的偏置电压，OTA的静态电流减小，功耗降低。

3 测试结果

本论文设计的流水线A/D转换器在0.18 μm混合信号CMOS工艺下流片，在单电源1.8 V供电，100 MS/s采样率下测试，整体功耗为210 mW。

采用码密度法测量A/D转换器的静态特性微分非线性（DNL）和积分非线性（INL）。输入信号为5 MHz的正弦信号，在100 MS/s采样率下进行16 M采样。DNL和INL的测量结果如图8所示。DNL误差在±0.3 LSB范围内，INL误差在±2.3 LSB范围内，满足16位流水线A/D转换器设计要求。

在5 MHz正弦输入条件下，对输出信号进行64k采样并将数据导入MATLAB中进行快速傅里叶变换(FFT)分析，结果如图9所示。可以得到SFDR为91.9 dB，SNR为74.4 dB，SNDR为74.2 dB，有效位数(ENOB)为12.04。表1是本论文设计的流水线A/D转换器与近年来发表的参数相近的A/D转换器的性能对比。可以看出本文A/D转换器的优值（FOM）为0.5 fJ/step，在同类电路中性能出色。

4 结论

本文设计了一种基于MDAC优化的低功耗16位100 MS/s流水线A/D转换器。采用级间缩减技术减小了芯片面积。采用了简化MDAC结构，在不影响电路性能的情况下，降低了芯片面积和功耗。设计了一种适用于MDAC的高性能OTA，在增益、带宽和摆率方面都达到了很高的性能。在OTA中提出了一种动态偏置技术，进一步降低了电路功耗。测试结果显示，流水线A/D转换器的有效位数达到了12.04，优值为0.5 fJ/step。

参考文献

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作者信息:

杨龙，王宗民

（北京微电子技术研究所，北京100076）

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