《电子技术应用》

一种10 bit 200 MS/s分段式电流舵DAC设计

2017年电子技术应用第4期 作者:王 帅,黄海生,李 鑫,尹 强,李东亚
2017/5/10 11:12:00

王  帅,黄海生,李  鑫,尹  强,李东亚

(西安邮电大学 电子工程学院,陕西 西安710121)


    摘  要: 基于TSMC 0.18 μm CMOS工艺,设计一种10 bit采样率为200 MS/s的DAC(数模转换器)。为了提高DAC的整体性能,电路主体采用了分段式电流舵结构,高6位为温度计码,低4位为二进制码。电流源开关单元采用了cascode结构(共源共栅)和差分输出结构。另外,采用了一种低交叉点开关驱动电路来提高DAC的动态性能。电路仿真结果显示,在1.8 V电源供电下,DAC的微分非线性误差(DNL)和积分非线性误差(INL)的最大值为0.05 LSB和0.2 LSB。在输出信号频率为0.976 MHz时,DAC的无杂动态范围(SFDR)为81.53 dB。

    关键词: 电流舵;cascode结构;低交叉点驱动电路

    中图分类号: TN432

    文献标识码: A

    DOI:10.16157/j.issn.0258-7998.2017.04.014


    中文引用格式: 王帅,黄海生,李鑫,等. 一种10 bit 200 MS/s分段式电流舵DAC设计[J].电子技术应用,2017,43(4):55-57,61.

    英文引用格式: Wang Shuai,Huang Haisheng,Li Xin,et al. Design of a 10 bit 200 MS/s segmented current-steering DAC[J].Application of Electronic Technique,2017,43(4):55-57,61.

0 引言

    数模转换器是连接模拟世界和数字世界一个重要的桥梁,它广泛应用于数字视频处理、音频信号处理以及现代通信领域。在不同的应用领域,对DAC的性能要求有所不同。目前比较流行的DAC结构主要有电流舵型和Sigma-Delta型等,Sigma-Delta型DAC虽然精度很高,但是其所能处理的信号频率较低,不适用于高频率的通信领域;电流舵型DAC由于速度快、宽频带、对寄生参数不敏感等优点被广泛应用于通信领域[1]。然而,在实际的高速DAC设计中,用于片上系统(SOC)的CMOS DAC对转换速率和面积、功耗的要求,更是成为具有挑战性的课题之一。本文基于TSMC 0.18 μm CMOS工艺设计了一种10 bit采样率为200 MS/s的分段式电流舵型的DAC,应用于LTE通信系统。

1 系统结构

    电流舵型DAC通常采用分段式结构[2],因为它结合了二进制码和温度计码的优点,既可以保证高精度的性能,又能使DAC有最佳的面积。本文设计的10 bit电流舵DAC采用6+4的分段方式,即低4位采用二进制码,高6位采用温度计码,如图1所示。电路的主要模块包括输入寄存器、译码器电路、时钟驱动电路,带隙基准电路、电流源开关单元等,供电电压为1.8 V。

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2 核心电路的设计

2.1 带隙基准电路

    为了保证DAC输出电流的高精度,一般都要内置高性能的带隙基准电路,电流的输出部分采用cascode结构提高电流源的输出阻抗和电源抑制比,减少其受电源变化的影响。

    本设计采用的带隙基准电路结构如图2所示。双极性晶体管Q0上产生负温度系数的电压,由于运算放大器的“虚短”特性(V+=V-),因此,右边支路就会产生负温度系数的电流。晶体管Q1上方的电阻R3上的压降为正温度系数的电压,所以,R3上也会产生正温度系数的电流。两种电流相加,得到了一个零温度系数的电流。此电路中的运算放大器采用的是一级的套筒式共源共栅结构,不但保证了高增益的要求,而且由于电路极点个数少,所以相对于二级运放有较高的稳定性。由图2中电路可以看出:假如运放的输入只由双极性晶体管的PN结VBE(0.7 V)来提供的,当运放的差分输入管为NMOS管时,运放的输入电压比较低,难以满足运放共模输入电压范围的要求。因此,本电路采用双极性晶体管的基极-发射极电压加上一个电阻来提高运放的共模输入电压。如图2所示,流过M1、M2支路电流相等,所以通过加入阻值相等的电阻R1、R2使得A、B点的电压提升,从而满足运放共模输入电压范围的要求。此外,为了保证bandgap脱离零点,必须为电路配备启动电路,本设计中的启动电路由控制端EN控制。当EN为“负”时,M0导通,电流随着下面的3个有源电阻分压器到达A点,A点电压不断增大直到电压稳定不变,此时带隙基准电路启动。随着电流的不断增大,M0的漏极电压升高,最终M0进入线性区,启动电路退出。

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    带隙基准电路的输出电压通过一个LDO电路将电压转换为稳定的电流,最后通过电流镜电路将电流复制给DAC的电流源阵列。在本设计中,为了版图中器件的匹配,Q0、Q1、Q2的面积之比为1:8:1。对于电阻应加入一些dummy电阻做匹配处理,使得电阻周围的电磁环境对称。此外,由于DAC的电流源阵列比较大,如果只采用一个LDO做电流镜,那么版图中较长的连线会带来较为明显的寄生效应,从而引起电流源的失配。因此,本设计中采用多个LDO驱动电流镜均匀分布于版图中,减少了过长连线引起的梯度误差。

2.2 电流源开关单元电路设计

    电流源开关单元是电流舵型DAC最重要的模块,它的输出阻抗、面积、匹配性等参数直接影响DAC的性能。

    DAC的输出阻抗是与输入码相关的,文献[3]给出了电流舵DAC的INL和SFDR与输出阻抗的关系:

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上式中, N为电流单元的总数,RL为负载阻抗,R0则为电流舵DAC的输出阻抗。因此,为了保证DAC有较好的INL及SFDR,需要提高输出阻抗R0。本文设计采用了高输出阻抗的cascode结构,如图3所示,4个MOS管都采用PMOS管,这不仅是因为PMOS管相对于NMOS管有更好地匹配性,而且做在N阱中的PMOS管能够更好地避免噪声的干扰。当晶体管M1、M2、MSW1导通,MSW2关断时,M1、M2、MSW1均处于饱和区。因此,由小信号模型可得到其输出阻抗[4]

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    电流源的匹配性主要是由PMOS管的系统性失配误差和随机性失配误差决定[5]。系统性失配误差可通过在版图中做中心对称来减小[6],而随机性失配误差主要由工艺决定,它与单位电流源的面积、DAC的微分非线性(DNL)的关系为[7,8]

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可得到cascode电流源M1管的W/L。

    本设计在TSMC 0.18 μm工艺下,Aβ约为0.02 μm,AVT约为3 mV·μm,INL_yield取99.7%,ILSB为9.77 μA,在过驱动电压的绝对值为0.7 V时可得到单位电流源的面积约为7.27 μm2

3 电路的仿真结果

    本文设计是在TSMC 0.18 μm工艺下,利用Cadence SpectreVerilog工具进行仿真[10]。为了达到较好的仿真效果,需要对DAC输入的数字信号进行处理。本文采用一个Veriloga描述的理想ADC的输出作为DAC的输入进行仿真,将仿真数据导入MATLAB软件进行处理。仿真结果显示电路的静态性能DNL的最大值为0.05 LSB,INL的最大值为0.2 LSB,如图4所示,当输入正弦信号频率为0.976 MHz,采样率为200 MS/s时,DAC的无杂动态范围(SFDR)为81.53 dB,如图5所示。

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4 结论

    基于TSMC 0.18 μm工艺,设计了一个10 bit采样率为200 MS/s的DAC。电路采用分段式电流舵结构,减小了毛刺的产生。本文还采用了一种低交叉点驱动电路来提高DAC的动态性能。电路采用1.8 V供电,满偏电流为10 mA,负载电阻为50 Ω。仿真结果显示DAC的INL最大值不超过0.2 LSB,当输入信号频率分别为0.976 MHz和19.04 MHz时,无杂动态范围(SFDR)分别为81.53 dB和61 dB。所以,此电路可以使用在高速通信领域。

参考文献

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