《电子技术应用》

一种带参考注入信号的TIADC时间失配校准算法

2017年电子技术应用第5期
尹勇生,吴景生,陈红梅,李 琨
(合肥工业大学 微电子设计研究所,安徽 合肥230009)
摘要: 提出了一种带参考注入信号的校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法引入参考注入信号,参考注入信号通过采样保持电路(sample hold circuit,S/H)后,利用TIADC的各子通道时钟依次控制S/H,对其输出后的值进行运算获得时间误差,再将时间误差反馈回多相时钟产生器,利用可变延迟线实现时间失配的补偿。该算法运算简单,消耗的硬件资源低,对输入信号没有限制,可以扩展到任意通道。算法应用于一个4通道12 bits的TIADC,当输入信号的归一化频率fin/fs=0.485 0,设定的最大误差为1.0%Ts时,MATLAB仿真结果表明,经过本算法校准后的SFDR从31.009 4 dB提高到了95.627 0 dB,SNDR从31.074 9 dB提高到了73.480 5 dB,证明了该校准方案的有效性。
中图分类号: TN432.1
文献标识码: A
DOI:10.16157/j.issn.0258-7998.2017.05.010
中文引用格式: 尹勇生,吴景生,陈红梅,等. 一种带参考注入信号的TIADC时间失配校准算法[J].电子技术应用,2017,43(5):44-47.
英文引用格式: Yin Yongsheng,Wu Jingsheng,Chen Hongmei,et al. Calibration of timing skew for TIADC with reference-injection single[J].Application of Electronic Technique,2017,43(5):44-47.

Calibration of timing skew for TIADC with reference-injection single

Yin Yongsheng,Wu Jingsheng,Chen Hongmei,Li Kun
(School of Microelectronics,Hefei University of Technology,Hefei 230009,China)
Abstract: A calibration algorithm with a reference-injection single was presented in this paper to calibrate the timing mismatch of Time-Interleaved Analog-to-Digital Converter(TIADC). This algorithm used a reference-injection single,which is sampled by the sub-channal′s CLKs of TIADC. We can acquire the timing skew by the operations of the output of the S/H and then feed it back to the multiphase clk. Achieve the compensation of time-skew with variable delay line. The presented calibration algorithm has lower hardware consumption with no restriction on the input single,and could be extended to arbitrary number of channels. Simulation result of 4 channal 12 bits TIADC with MATLAB shows that, with this calibration algorithm, the SFDR rose from 31.009 4 dB to 95.627 0 dB and the SNDR rose from 31.074 9 dB to 73.480 5 dB at the input frequency fin/fs=0.485,was proofed enough the effectiveness of this algorithm.

0 引言

    随着社会信息技术的快速发展,在通信、计算机、仪表控制、雷达等领域对模数转换器(Analog-to-Digital Converter,ADC)的性能要求越来越高,因此高性能的ADC具有非常广泛的应用,并且有着重要的战略意义。受目前ADC发展水平和工艺水平的限制,单个ADC的性能很难同时满足高速率和高精度的要求,因此时间交织模数转换器(TIADC)应运而生。

    TIADC是一种并行交替型ADC,采用并行的结构能够大大提高系统的采样速率,但是由于各通道存在时间失配、增益失配和失调失配,3种失配严重影响了TIADC的性能,本文研究的是时间失配,不讨论另外两种失配误差。目前TIADC采样时间误差的校准方案主要有两种:基于已知输入信号的前台校准算法和未知输入信号的后台校准算法,前台校准算法具有硬件复杂度低、校准精度高的优点,但是需要中断ADC的工作,不具有实时校准误差的能力,而后台校准算法能够实时准确地校准误差。文献[1-4]是在频域中利用滤波器进行误差校准,然而滤波器的引入限制了输入信号的带宽,并且系统的硬件消耗较大,文献[5]则利用了泰勒级数来校准时间误差,当TIADC为两通道时该算法校准效果较好,但是当通道数扩展到四通道及以上时校准效果明显下降,文献[6]提出了基于相关运算对采样时间失配进行校准,但是该方案只适用于两通道TIADC,也无法扩展到更多的通道数,文献[7]提出了一种时域自相关的时延误差自适应校正方案,但是该算法运算复杂,硬件复杂度高,文献[8]提出了一种简单有效的时间误差校准算法,但是该算法只适用于特定的输入频率,文献[9]利用参考通道来校准时间失配,这种方案校准效果好,算法复杂度低,但是需要额外引入一个额外的参考时钟和参考ADC。针对上述问题,本文提出了一种带参考注入信号的校准算法来校准采样时间误差,该算法对输入信号的带宽没有限制,能够扩展到任意通道数,并且算法简单有效,无需引入额外的参考时钟和参考ADC。

1 TIADC的结构和时间误差的分析

    M通道的TIADC的结构框图如图1所示(M为正整数),M个子ADC(Sub-ADC)完全相同,每个子ADC的精度为N bit,系统时钟为CKs,通过多相时钟发生器(Multi-phase clock generator)产生各子通道时钟CK1,CK2,…,CKm,…,CKM,除第一通道外,其他子通道的时钟均有相位偏移,对于任意的第m子通道,Ts为系统采样周期,其时钟的相位偏移量φ为:φ=(m-1)·Ts,系统采样率为fs,各子ADC的采样率均为fs/M,交替对输入信号xin进行采样,然后各子通道按顺序通过Mux模块复合输出。

wdz4-t1.gif

    但是在实际的ADC工作中,多相时钟发生器在产生各子通道的时钟时会使时钟相位偏移φ,导致采样时间误差的出现。图2描述了TIADC的采样时间误差。图中虚线对应理想采样时刻,实线对应实际采样时刻,Δtm(m=1,2,3,…,M)为第m通道的采样时间误差,对于M通道的TIADC,系统的采样周期为Ts,该通道的实际采样时刻为tm=nMTs+mTs+Δtm,n为正整数。

wdz4-t2.gif

2 带参考注入信号的校准方法

    在本算法中,利用积分电路产生一个斜率k已知的参考注入锯齿波信号xref(t),然后以第一通道的时钟作为基准,校准其他通道的时钟使各通道间的相对时间误差为0。整体校准环路图如图3所示,整个校准系统包含了一个M通道的TIADC系统和一个带参考注入信号的误差校准系统。其中TIADC的各个子通道的采样周期为M·Ts,参考注入的锯齿波信号的采样周期为a·Ts,a为大于1的整数。以CK1为基准时钟,校准迭代一次的过程为:多相时钟发生器产生各子通道时钟CK1,CK2,…, CKm,…,CKM,除CK1外,其他子通道时钟经过可变延迟线进入各子ADC,同时所有子通道的时钟依次作为S/H的控制时钟对参考注入信号进行采样处理,然后通过运算得到相对时间误差{Δt2,…,Δtm,…,ΔtM},再将这些相对时间误差反馈回可变延迟线进行一次误差补偿,多次迭代补偿后就能够校准时间误差。

wdz4-t3.gif

2.1 误差提取模块

    第一通道至第M通道实际的时钟为CK1′,CK2′,…,CKm′,…,CKM′。各子通道实际的时钟相位偏移量φ分别为:0,Ts+Δt2,2Ts+Δt3,…,(m-1)·Ts+Δtm,…,(m-1)·Ts+ΔtM。图4所示为误差提取模块的原理框图,图中3个Switch的使能端由Counter的输出控制,各通道时钟依次通过Switch控制S/H工作, Counter由系统时钟控制计数。若TIADC有M个子通道,则计数器从1到M循环计数。参考注入的锯齿波信号经过各通道时钟控制的S/H并延迟对齐后分别得到y1′,y2′,…,ym′,…,yM′。其中延迟单元的值均为Ts,由于延迟单元误差的存在造成的毛刺信号由后面的采保电路消除,该采保电路由系统时钟控制。

wdz4-t4.gif

    各子通道的实际采样时钟分别为:CK1′,CK2′=CK2+Δt2,…,CKm′=CKm+Δtm,…,CKM′=CKM+ΔtM,各子通道的理想采样时钟分别为:CK1,CK2,…,CKm, …,CKM,参考注入的锯齿波信号分别经过理想时钟CK1,CK2,…,CKm,…,CKM控制的S/H后分别得到y1,y2,…ym,…,yM

    令:Δy2=y2-y1,…,Δym=ym-y1,…,ΔyM=yM-y1

    令:Δy2′=y2′-y1,…,Δym′=ym′-y1,…,ΔyM′=yM′-y1

    以任意第m子通道为例,当参考注入的锯齿波信号xref(t)的斜率为k时,很容易得到任意的第m子通道的理想时钟采样值ym

wdz4-gs1-8.gif

2.2 误差补偿模块

    通过误差提取模块得到M-1个子通道ADC的时间误差量:{Δt2,…,Δtm,…,ΔtM}后,利用可变延迟线实现时间失配的补偿。可变延迟线的电路图如图5所示,A、B为两个反相器组成的延迟电路模块,NMOS电路为优化模块,可变延迟线的工作原理是通过由误差提取模块提取的Δt控制开关k1,k2,…,km的闭合来控制输入到反相器A的电流大小,由于该电流的大小与延迟电路的延迟时间成反比,因此通过控制开关k1,k2,…,km的闭合来控制该电流的大小,就能达到可控延迟时间的目的,调整各个通道的时钟以补偿时间误差。令0≤V1≤V2≤VDD,V1∩V2之间的电阻阻值依次增大,最初可变延时线中间某处开关KL(1<L<n)处于闭合状态,其余开关处于断开状态,当Δt>0时,开关闭合处移至kL-1处,即信号CKm_in减少一个单位延时,单位延时由时钟满足TIADC的最大抖动时间来计算;当Δt<0时,开关闭合处移至kL+1处,即CKm_in信号增加一个单位延时;当Δt=0时,开关不动作,即始终只有一处开关处于闭合状态。每隔固定时间判断一次,最终使校准后的输出时钟CKm_out逼近理想时钟,完成时间误差的补偿。实际上,当时间误差小于单位延迟时,时钟相位会以单位延迟在相应的相位上震荡,即小于单位延迟的时间误差不能完全校准,但是由于单位延迟足够小,如此小的时间误差对TIADC性能的影响是可以接受的。

wdz4-t5.gif

3 仿真结果

    本文以一个四通道12 bit、输入频率fin=194.03 MHz的TIADC为例来验证校准算法的有效性。设置参考注入的锯齿波信号的斜率k为1,周期为4Ts。以第1通道的时钟为基准,2、3、4子通道的时间误差分别为[-0.006Ts、0.010Ts、0.006Ts],迭代步长u=0.000 01Ts

    图6所示为TIADC中第2、3、4通道的相对时间误差收敛图,图中的横坐标为迭代次数,纵坐标为各子通道相对于第一通道的相对时间误差,由于是以第一通道为基准,所以第一通道的相对时间误差为0。由图6可以看出在系统运行第100次迭代后,各子通道的相对时间误差均收敛于0。每次迭代需要200个时钟周期,在多相时钟收敛后,2、3、4通道相对于第1通道没有时间误差,即收敛后的各子通道间的相对时间误差为0。图7是含有误差时的频谱图,由于时间误差的存在使得各通道出现了杂散频谱,对比经过校准后的输出频谱图8,未校准的频谱图中的杂散频谱图基本被消除,系统参数得到明显的改善。图9为不同归一化频率输入的校准前后仿真效果对比图,可以看出无论是高频还是低频输入,本算法都能够有效校准时间误差。

wdz4-t6.gif

wdz4-t7.gif

wdz4-t8.gif

wdz4-t9.gif

4 结论

    本文设计了一种带参考注入信号的TIADC采样时间误差校准算法来校准TIADC系统中各子通道存在的相对采样时间误差。MATLAB仿真结果表明,该算法能够有效校准时间误差,相对于其他校准算法,该算法硬件消耗低,能够扩展到任意通道数,并且对输入信号的频率没有限制。此外,该算法结合了前台校准与后台校准的优点,既能够快速高精度校准,又保证了系统工作的实时连续性。

参考文献

[1] 叶凡.多通道时间交织模数转换器的校正与集成电路实现方法研究[D].上海:复旦大学,2010.

[2] 尹勇生,潘云胜,陈红梅.一种时间交织ADC的时间失配后台校准算法[J].华中科技大学学报(自然科学版),2016(2):56-60.

[3] 李迦宇.用于TIADC的一种后台校准算法的研究和实现[D].合肥:合肥工业大学,2015.

[4] 刘艳茹,田书林,王志刚,等.一种基于Farrow滤波器的并行采样时间误差校正[J].电子测量与仪器学报,2010(1):50-54.

[5] 王亚军,李明.TIADC通道误差自适应修正方法[J].西安电子科技大学学报,2013(3):27-35.

[6] JAMAL S M,FU D H,HURST P J,et al.A 10 b 120 M/s time-interlerleaved analog-to-digital converter with digiter background calibration[J].IEEE Journal of Solid-state Circuits,2002,37(12):1618-1627.

[7] AHM AD F K,NORWAWI N M,DERIS S,et al.A review of feature selection techniques via gene expression profiles[C].Information Technology,2008.ITSim 2008.International Symposium on.IEEE,2008,2:1-7.

[8] Wei Hegong,Zhang Peng,Behzad Razavi.An 8 Bit 4 GS/s 120 mW COMS ADC[J].IEEE Journal of Solid-state Circuits,2014,8(49):1-4.

[9] 陈红梅,黄超,邓红辉,等.带参考通道的时间交叉ADC数字后台校准方法[J].电子测量与仪器学报,2015(12):1739-1745.



作者信息:

尹勇生,吴景生,陈红梅,李  琨

(合肥工业大学 微电子设计研究所,安徽 合肥230009)

继续阅读>>