《电子技术应用》

高速串行总线过孔结构优化及设计与仿真协同流程

2017年电子技术应用第8期 作者:吴 均1,黄 刚1,庄哲民2
2017/8/25 13:12:00

吴  均1,黄  刚1,庄哲民2

(1.深圳市一博科技有限公司,广东 深圳518057;2.Cadence深圳分公司,广东 深圳518000)


    摘  要: 56 G PAM4已经是近年来高速串行总线设计的新热点,同时行业也开始关注56 G NRZ和112 G PAM4的实现。速率提升带来了通道设计的挑战,尤其是过孔结构的优化,是无源通道性能的关键指标。从两方面来介绍过孔结构优化,首先讨论如何确保优化的准确性,如何通过仿真测试校准的方法流程得到准确的过孔结构的S参数,准确的仿真是优化过孔结构的前提。在对测试结果校准的基础上讨论如何进行准确的过孔仿真,对比不同优化方式的结果及影响。同时,关注Cadence Sigrity新的HSSO(High Speed Structure Optimizer)工具及流程,提升了设计及仿真优化的效率,更重要的是提升了设计与仿真之间沟通的效率,并减少沟通不畅带来的质量问题。

    关键词: 高速串行设计;过孔;仿真测试校准;HSSO

    中图分类号: TN4;TN91

    文献标识码: A

    DOI:10.16157/j.issn.0258-7998.179004


    中文引用格式: 吴均,黄刚,庄哲民. 高速串行总线过孔结构优化及设计与仿真协同流程(HSSO)[J].电子技术应用,2017,43(8):32-36.

    英文引用格式: Wu Jun,Huang Gang,Zhuang Zhemin. Via structure optimization and cooperation of design and simulation(HSSO)[J].Application of Electronic Technique,2017,43(8):32-36.

0 引言

    随着高速串行信号速率不断提高,在以太网协议方面,从熟悉的吉赫兹以太网到10 G-KR标准,到目前主流的100 G-KR4以太网,25/28 G-VSR的设计,再到目前56 G-PAM4,甚至112 G设计已经慢慢登上舞台。速率的不断提高,信号波长也随之迅速缩短,对PCB通道来说,上面的一个小小的过孔,尺寸相对信号波长来说,从最初的毫不起眼,到现在和信号波长平起平坐(56 GHz信号的波长在100 mil左右)。在这种情况下,过孔本身的设计带来的阻抗不匹配会对整个通道产生非常大的影响。过孔的影响慢慢从忽略不计到现在几乎决定着通道设计的成败。而另一方面,对于过孔结构阻抗的优化设计一直是一个难点,小小的一个过孔结构里有不少可以优化的部分。因此如何能够在保证仿真精度的情况下高效地对过孔结构进行优化成为大家追求的一个热点话题。

1 PCB过孔介绍

1.1 过孔类型介绍

    过孔是多层PCB的重要组成部分,起着连接不同层信号的作用。从工艺制程上来说,PCB过孔一般分为3类,即盲孔(blind via)、埋孔(buried via)和通孔(through via),如图1所示。

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    从信号完整性方面来说,我们知道,过孔会有它自身的寄生电容和寄生电感,近似的计算公式分别如式(1)、式(2):

     wdz3-gs1-2.gif

其中,过孔反焊盘直径为D2,过孔自身焊盘的直径D1,PCB的厚度TD,板基材介电常数ε,过孔长度h,过孔钻孔孔径d。

    过孔的寄生电容主要会减缓信号的上升时间,衰减高频分量。而寄生电感影响更大,会增加信号间的串扰,在电源链路中,过孔的寄生电感还会降低去耦电容的效果,削弱滤波的作用。而它们的组合通常会导致TDR阻抗的下降,成为链路中一个很突出的阻抗不匹配点,严重影响高速信号传输质量。

1.2 过孔信号完整性影响介绍

    由于成本等因素限制,目前业内还是以通孔的使用率最高,下图是一个常见的信号通孔的三维模型(cadence sigrity软件提取)。通常会存在着下面的优化点,如图2所示。

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    从无源参数来验证,没优化的过孔和得到较好优化的过孔插入损耗对比如图3所示。

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    以28 G/56 GVSR的标准而言,如果按照上图未优化的结果,就一个过孔足以把整个通道的裕量消耗殆尽。如图4所示。

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2 仿真介绍及仿真测试校准

    通过测试和仿真两种手段获得所需要的DUT的无源参数,其中仿真使用业界比较普遍的TRL校准的形式进行去嵌,并采用Cadence的3D-EM软件进行仿真。

    本文通过对过孔进行很深入的研究,制作了不同过孔结构的DUT进行分析。其中选取部分代表性的测试结果如下。

2.1 过孔数量测试验证

    不同过孔数量的测试验证如图5所示。

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    3种情况回损和插损结果对比如图6所示。

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    从测试结果可见1个较长Stub的过孔在高频时的危害较大,4个过孔与2个过孔带来的损耗差异很小。

2.2 是否进行过孔反焊盘处理的对比验证

    是否进行过孔反焊盘处理的模型对比如图7所示。对比结果如图8所示。

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    可见是否进行过孔的反焊盘挖空处理对链路影响还是比较大的。

    除了通过测试的方法得到模型的S参数之外,本文还使用3D-EM软件仿真,进行和测试结果的对比,结果如图9。

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    可见,3D-Em仿真结果与实测结果能很好的对应,证明了该软件的仿真精度是比较理想的。

3 HSSO提高仿真效率

    在验证了该软件的仿真精度后,cadence还在今年新推出名为HSSO的流程,专门针对过孔结构进行非常快速的扫描优化,极大地提高仿真和设计的效率。

    HSSO(High Speed Structure Optimizer),这个流程集成在3D-EM软件中,使用全三维的有限元算法进行求解分析。相对于传统的过孔优化流程,如图10所示,HSSO的主要优点包括:

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    (1)可以从Allegro软件中截取部分layout,直接导入3D-EM进行仿真。对于有些复杂的结构如BGA出线、过孔阵列的建模,可以明显提高效率。

    (2)智能识别layout的结构,参数化焊盘、反焊盘、Route Keepout、线宽、线长,在仿真时实现参数化扫描。

    (3)提供了RL/IL的mask,自动生成仿真报告,帮助用户快速挑选合适的结构参数。

    (4)仿真的互连结构可以导入Allegro中更新或者替换掉优化前的layout,而且整个互连结构是作为一个symbol,避免了layout时被错误修改从而导致layout实现和仿真结构不一致的问题。

    从实验板截取了过孔阵列区域差分出线方式的例子导入HSSO流程进行仿真优化,如图11所示。

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    这个例子中,对过孔反焊盘大小、BGA区域的走线宽度、BGA区域以外的走线宽度等参数进行了扫描。

    然后扫描得到每个case的S参数,如图12所示。

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    然后可以设置模板对上述所有的case进行筛选,找出符合要求的case,如图13所示。

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    生成仿真报告,可以看到,Case1的结果满足S参数模版要求,如图14所示。

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    原始设计(实线)和优化后结构(虚线)的回波损耗和TDR对比,如图15所示。

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    最后还可以把Case11仿真优化好的结构导回Allegro,替换原来的过孔结构,如图16所示。

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4 结论

    (1)越往高速发展,过孔的影响越大,而优化过孔的难度也变得越大。

    (2)通过仿真测试的对比,验证了cadence的3D-EM能提供精确的过孔仿真。

    (3)cadence仿真软件的HSSO模块能对过孔结构进行快速和精确的仿真优化,大大提高了过孔优化设计的效率。

参考文献

[1] 吴均,王辉,周佳永.Cadence印刷电路板设计:Allegro PCB Editor设计指南.电子工业出版社.

[2] 钟章民,肖定如,王辉.Cadence高速电路设计——Allegro Sigrity SI/PI/EMI设计指南.电子工业出版社.

[3] 70126_OIF_112G_Panel_Complete_Slide_Deck_DesignCon17.

[4] SLIDES_10_PAM4_Signaling_for_56G_Serial_Zhang_1(DesignCon17).

[5] An-Yu Kuo.PowerSI-3DFEM Theory,Accuracy & Performance.

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