《电子技术应用》

VIPVS加速7 nm工艺模拟版图设计

2018年电子技术应用第8期
李 璇,李 媛,祁景凤,冯 磊,翟鲁坤,钱颖琪,张雯焘,邵婉新
(格芯(上海)有限公司,上海201204)
摘要: 在格芯基于7 nm技术研发高速Serdes IP过程中,版图设计的复杂度日益增加。其中复杂DRC(Design Rule Check)验证和复杂MPT(Multi Patterning)方法为整个设计流程带来新的挑战。因此,一个能够应对这些挑战的版图设计流程非常重要,尤其是对EDA工具新功能的应用,例如: Cadence Virtuoso Interactive Physical Verification System(VIPVS)工具。VIPVS能够实现实时sign-off 规格的DRC 验证,缩短版图验证迭代过程,为多重图案上色提供高效的方法。介绍格芯高速Serdes 版图团队如何使用VIPVS(主要讨论高效DRC验证和多重图案上色功能)进行基于格芯7 nm Finfet工艺的高速Serdes芯片版图设计。
中图分类号: TN402
文献标识码: A
DOI:10.16157/j.issn.0258-7998.189017
中文引用格式: 李璇,李媛,祁景凤,等. VIPVS加速7 nm工艺模拟版图设计[J].电子技术应用,2018,44(8):17-19,30.
英文引用格式: Li Xuan,Li Yuan,Qi Jingfeng,et al. VIPVS accelerating 7 nm analog layout design[J]. Application of Electronic Technique,2018,44(8):17-19,30.

VIPVS accelerating 7 nm analog layout design

Li Xuan,Li Yuan,Qi Jingfeng,Feng Lei,Zhai Lukun,Qian Yingqi,Zhang Wentao,Shao Wanxin
(GLOBALFOUNDRIES China(Shanghai)Co.,Ltd.,Shanghai 201204,China)
Abstract: As GLOBALFOUNDRIES continues design in 7 nm technology for high speed Serdes IP, it should be noted that the complexity of layout design has increased. New challenges include complex DRC verification and complex MPT methodology in the design flow. It is therefore important to develop a layout flow(addressing this challenge), which includes new features of EDA tools (always important to the design). For example: Cadence Virtuoso Interactive Physical Verification System(VIPVS). This enables real time sign-off quality DRC checks, shortens the layout verification loop, and delivers rapid means for MPT coloring(a highlight of VIPVS). This paper will show how the GLOBALFOUNDRIES high speed Serdes layout team is using VIPVS(for rapid DRC checks and MPT coloring) in a high speed Serdes project designed in GLOBALFOUNDRIES 7 nm Finfet technology. The paper will include the verification flow and feature highlights, as well as usage of newly embedded VIPVS features.

0 引言

    现如今,人们在先进节点工艺开发新的且更加复杂的工艺以应对传统工艺上的技术局限。为了迎合工艺的变化,新的版图设计方法应运而生。

    在格芯7 nm工艺上,对金属线的走线方向有严格规定,使用SADP/SAQP来应对光刻技术的局限,到处都需要金属切断层次。SADP/SAQP技术在版图中需要用不同的颜色标识不同层次,因此在版图设计中MPT coloring 成为必不可少的一步。没有工具的支持,这个步骤会耗费大量的时间。

    此外,工艺的复杂性也为DRC的验证修改带来了困难。更加繁复的设计规则、更长的验证运行时间、更多的迭代次数(参考打地鼠游戏)使得在使用传统的DRC手段时,验证和修改的时间占整个项目时间的比重骤增。

    在项目实践中,Cadence VIPVS[1]工具对以上两个设计困难提供了很好的解决方法。本文将阐述VIPVS如何支持基于格芯7 nm Finfet工艺的高速Serdes项目的模拟版图设计。主要介绍所使用的VIPVS的两个特性,以及MPT coloring方法和实时DRC。

    图1所示为基于格芯7 nm Finfet工艺的标准版图设计流程。

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    本设计采用Cadence Virtuoso工具进行版图布局和器件摆放、连线。Cadence VCAD/VIPVS为MPT金属连线和孔的上色提供工具支持。Cadence VIPVS为实时DRC验证提供了出色的支持。

1 多重图案(MPT)介绍

    众所周知,光刻系统的分辨率成为工艺尺寸不断减小的局限之一。为了克服这个局限,研究人员开发了SADP/SAQP技术。

    如图2所示,可以看到研究人员是如何使用双重图案技术得到一个X/2的Pitch(中心到中心的距离),同样方法也适用于四重图案技术。

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    此外,使用两种颜色分别标识两重图案,也是本文在版图设计上使用的MPT coloring的方法。VIPVS为这个方案提供了出色的支持,并且使用VIPVS加color时不会引入新的DRC错误。

1.1 VIPVS——多重图案上色(MPT coloring)

    如图3所示,一般情况下版图设计工作刚完成时,所有孔都是没有上色的,因此需要在DRC验证之前给孔上色。

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    如图4所示,首先在VIPVS运行界面选择运行设置“Color Vias_”,并点击“Run VIPVS Verify Design”按钮。

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    当MPT coloring快速运行结束后,如图5所示,在CIW窗口可看到结果。结果信息包括单元名、运行设置信息、生成提示标记(Marker)个数。

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    如图6所示,Annotation Brower中的DRC/DFM栏会有详细的结果。Marker的颜色提示了将要给孔加的颜色。

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    如图7所示,点击VCAD工具栏的“Generate from VIPVS Markers”按钮。工具很快在Marker处产生颜色图案,并不会引起新的DRC错误。如果孔已有颜色,工具便不会覆盖或者修改已有的颜色。

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1.2 Via颜色生成

    Via颜色的生成有如下3种方法:

    (1)从VIPVS marker 转换成分散的颜色图形。

    (2)从VIPVS marker转换成颜色图形放在一个分立的群组里。

    (3)从VIPVS marker 转换成颜色图形放在一个分立单元内,单元通常以“CellName_COLOR_VIAS_OV_xxxx”命名。

1.3 删除已加颜色

    如若删除已加颜色,则有如下3种方法:

    (1)VCAD ---> Coloring ---> Remove Via Colors。

    (2)选择figGroup ---> Delete Group。

    (3)选择instance ---> Delete Instance。

2 VIPVS-实时DRC检查

    VIPVS为处理复杂DRC验证提供了高效的方法,可实现实时sign-off 规格的DRC验证并缩短验证迭代过程。

    VIPVS为DRC验证提供了简洁的界面化操作窗口。在工具栏中间选择运行文件,如“DRC_7LP_xxx”。左边的勾即为运行按钮。DRC运行中和完成时在CIW窗口会有提示信息。

    它是一个具有记忆功能的检查机制,无需重复输出gds和导入结果。如图8所示,只需点击“Run VIPVS Verify Design”开始检查。

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    如图9所示,只在第一次运行时checkout license,并汇编设计规则文件。

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    DRC运行后结果总结显示在CIW窗口,如图10所示。

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    如图11所示,验证完成后,Markers(DRC错误提示标记)显示在Annotation Browser的DRC/DFM栏,可通过交互点击Marker定位错误进行修改。

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    通过点击“eye”按钮将Marker分别设为可见/不可见,同时,可根据个人需求选择Marker颜色。

    如图12所示,为了更好地理解错误,在“Description”栏有设计规则描述,可以通过双击代表错误的Marker,版图窗口就会定位到相应的问题图形。

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    如图13所示,VIPVS验证时有多种定制化的选择。一般来说,可选择默认设置“Current CellView”。

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    此外,可以选择“Changed Area”只检查有修改的部分,无论当时版图有没有保存都可以进行检查。

    另外,选择“Visible Area”可以只检查所见窗口的图形,这为模块级单元前期DRC验证以及熟悉设计规则提供方便,可节省运行和修改时间。

    Markers的删除有如下3种方法:

    (1)点击×删除。

    (2)Annotation Browser -> Delete Selected Markers。

    (3)Layout Window -> Verify -> Markers -> Delete。

    如图14所示,通过与传统的DRC工具的比较,可以看到,实验中使用VIPVS工具的运行时间大幅缩短。

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3 结论

    格芯采用Cadence VIPVS解决方案为MPT coloring 和DRC验证提供支持,加速了基于7 nm Finfet工艺的模拟版图设计。工具提供了:(1)“设计中”的多重图案管理方案,包括满足设计规则的上色能力以及有高效的上色机制。(2)实时DRC验证,提供定制化选项的基于图形的非干扰模式检查;可在设计早期使用,交互式查找修改DRC的模式;是版图部分完成或修改时检查工具的有效补充;秒级DRC检查工具,加速迭代过程。

参考文献

[1] Virtuoso IPVS user guide,V15.23[Z].Cadence Design System,2017.



作者信息:

李  璇,李  媛,祁景凤,冯  磊,翟鲁坤,钱颖琪,张雯焘,邵婉新

(格芯(上海)有限公司,上海201204)

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