0 引言

    进入21世纪的第二个十年，来自于我国东部和南部海域领土周边的威胁正日趋严重和复杂。基于“察/打/毁/评”一体化^[1]的作战思路是现代战争信息化、体系化和快速反应的集中体现，其必备基础是：构成武器系统的各类平台之间具有可靠的信息传输链路^[2-4]。考虑到无线传播环境的开放性以及战场环境的复杂性，应用于武器平台的无线通信系统必须具有非常强的抗干扰特性^[5]。

    西方国家的新型干扰机普遍具有发射功率大、干扰频带宽、干扰样式多的特点^[6]，传统的跳频、扩频技术难以应对。但相干快跳频的跳速快，且具有内在的频率-时间分集机制^[7]，具有很强的抗干扰能力。然而，跳频频点之间相干积累的前提是跳频信号载波相位严格连续，这对快跳频信号发生器的功能提出了要求。

    本文基于直接数字频率合成器(Direct Digital Synthesizer，DDS)，设计了一种载波相位连续的快跳频发生器，并在现场可编程门阵列(Field Programmable Gate Array，FPGA)与超高速数字模拟转换器(Digital to Analog Converter，DAC)的硬件平台上对此算法进行了实现。考虑FPGA设计中速度和面积两种设计原则，对于DDS算法的实现采用了两种方法。利用有限的资源实现了跳速20 000次/s、跳频带宽200 MHz的参数，并通过测试验证了跳频频点之间的相位连续性，为相干快跳频抗干扰通信系统的研究提供了基础。

1 系统结构

    基于多路并行DDS的快跳频信号产生系统的结构模型如图1所示。快跳频信号产生系统的结构可以分为3个模块：(1)基带信号产生模块，该模块利用伪随机(Pseudo-Noise，PN)码对码元信息流进行直接序列扩频，输出直扩后的基带信号；(2)跳频载波调制模块，该模块基于多路并行DDS原理产生12路并行跳频载波，并且利用生成的12路并行载波分别对基带信号进行调制，生成12路并行的调制信号；(3)信号输出模块，该模块将低速率的12路并行调制信号并/串转换为一路更高速率的调制信号，再经过超高速DAC进行数/模转换，输出设计需求的基于多路并行DDS的快跳频信号。

2 设计依据

2.1 多路并行DDS原理

    单路DDS的原理框图如图2所示，在系统时钟参考下，相位累加器对频率控制字(Frequence Control Word，FCW)进行线性累加，依据正弦查找表做相幅转换，得到数字序列输出，再通过数/模转换器得到平滑的正弦波^[8-10]。

    传统DDS的局限性在于输出频率有限。根据奈奎斯特采样定理，单路DDS的输出频率应小于系统时钟频率的一半^[11]，考虑到后续滤波器的设计压力，工程上一般认为最高输出频率为系统时钟的40%^[12]。若要提高DDS输出正弦波的频率f₀，就要提高DDS工作频率f_s。但对于FPGA或其他数字芯片而言，系统时钟频率的提升是有限的。

    为提高DDS输出频率，可采用多路并行DDS技术。其基本思路是将多路DDS的幅相转换输出做并/串转换后再送往高速数/模转换器^[13]。

    12路并行DDS的原理框图如图3所示。12路相位累加器的初值分别是K_i，i=1，2，…，12，称作每一路对应的频率控制字。K_i为系统频率控制字K_all的i倍，对于12路DDS而言，K_all的计算公式为：

其中，N为控制字K_all的位宽。在12路并行DDS实现过程中，相位累加器l的输出值为相位寄存器12的输出值和第一路频率控制字K₁的相加值；相位累加器2的输出为相位寄存器12的输出值和第二路频率控制字K₂的相加值，依此类推。在第12路，其相位寄存器的输出为本路频率控制字K₁₂的累加值。

2.2 快跳频信号产生机理

    基带信号产生模块主要实现直接序列扩频，即利用高码率的伪随机码序列对信息码元序列进行频谱扩展^[14]。

    信息码元{m_k}为二进制序列，本设计中采用+1与-1均衡的16位序列循环。R_b为{m_k}的信息码元传输速率，本设计选取2.5 kHz；则信息码元持续时间，即码元宽度可以表示为：

其中，g(t)是持续时间为T_h的单位幅度矩形脉冲。

    本设计跳频载波由12路并行的DDS实现，每一路(i=1，2，…，12)对应的跳频载波为：

3 系统实现

3.1 硬件平台

    FPGA在硬件上具有很强的稳定性和极高的运算速度，在软件上具有可编程的特点，能根据所需系统要求，采用不同的结构来完成相应的功能，灵活性较强，同时利用开发软件可以实现在线仿真测试与实践验证^[15]。Xilinx公司XC6VLX240T型FPGA内部逻辑存储资源以及运算速度均满足设计要求。

    ADI公司AD9739型高速DAC采样率高达2.5 Gb/s，可以直接合成满足设计要求的频率及瞬时带宽的波形。除了极低的毛刺干扰、快速稳定时间和低延迟操作特性之外，差分输出的DAC在无杂散动态范围、互调失真、相位噪声等性能方面表现也较为卓越。

    基于多路并行DDS的快跳频信号发生器的硬件平台结构图如图4所示。本设计产生的基于多路并行DDS的快跳频信号中心频率为491.52 MHz，选取DAC工作频率为1 966.08 MHz；采用12路并行DDS,故FPGA系统工作频率为163.84 MHz。

3.2 功能实现

    基带信号产生模块以及跳频载波调制模块是在FPGA内部利用逻辑编程实现的，均为数字形式的信号处理。信号输出模块中并/串转换部分在FPGA内部实现，而输出模拟信号则通过DAC进行数/模转换。

3.2.1 基带信号产生模块

    系统时钟工作下，利用ISE设计软件中固化的只读存储器(Read-Only Memory，ROM)核存储信息码元序列与PN码序列，通过查找表的方式进行读取。基于同一计数器计时，不同计数值时进行读取，实现信息码元序列与PN码序列读取速率的不同。对扩频后的码片进行极性变换，输出到跳频载波调制模块，完成基带信号的产生。

3.2.2 跳频载波调制模块

    FPGA内部采用数据采样时钟的12分频作为系统时钟进行信号处理。跳频载波产生利用12路并行DDS技术，12路对应频率控制字的产生方法可分为两种，一种称之为FCW计算，另一种称之为FCW查找。两种方法的实现方式如图5、图6所示。

    计算FCW的方法是在输入总频率控制字后，利用移位与加法在一个时钟周期内计算出进行12路并行DDS时12路所分别对应的频率控制字。跳频图案各个频点所对应的频率控制字通过ROM核存储，通过查找表的方式读取后可输出跳频的总FCW。基于基带信号产生模块同一计数器计时，不同计数值时读取，实现跳频频率跳变速率与基带信号码片读取速率不同但是切换边沿对齐。

    查找FCW的方法将所有跳频频点针对12路并行DDS的频率控制字全部存储于ROM中，以跳频图案序号查找表输出的频点序号以及各路识别码为地址，读取出12路分别对应的频率控制字。跳频图案序号查找表与计算FCW方法中跳频图案查找表读取速率一致。

    得到12路分别对应的频率控制字后，各路相位累加的实现方式与原理框图（图4）中一致。每一路DDS的相位均在第12路当前周期相位的基础上以各自对应的频率控制字作为相位累加步进进行相位累加。第12路依照12倍的频率控制字进行相位累加，实现低系统频率下，等效于单路DDS的所要求高频率的波形。

    完成12路并行DDS的跳频载波生成后，利用乘法器，对12路并行的跳频载波与基带信号分别进行有符号数运算，得到12路并行的跳频载波调制信号，实现跳频载波调制。

3.2.3 信号输出模块

    载波调制后的12路并行调制信号，依据相位关系，在FPGA内部通过并串行转换器Iserdes，以FPGA内部信号处理时钟以及DAC输入的随路时钟作为参考进行并/串转换，转化为2路高速率的跳频载波调制信号。

    将该数字跳频载波调制信号输入到超高速DAC进行数/模转换，输出基于多路并行DDS的模拟快跳频信号，实现本设计的要求。

4 系统分析

    计算产生FCW和查找表读取FCW两种方法实现12路并行DDS的FPGA程序资源占用情况如表1所示。

    可见计算FCW方法占用逻辑片即逻辑资源更多，而查找FCW方法占用块存储器即存储资源更多，这与两种方法的实现原理呼应。当逻辑资源和存储资源有限时，可根据资源剩余量调整系统实现方法。

    信息码元符号速率为2.5 Ks/s，扩频码长为1 024，扩频码码片速率为2.56 Mc/s，故基带信号带宽为2.56 MHz。跳频频率切换速率为20 000跳/s，各跳频点频率间隔为2.5 MHz，共80个跳频点，故跳频带宽为200 MHz。

    对两种方法产生的信号进行测量与验证，图7是基于多路并行DDS的快跳频信号频谱图。

    对于两种方法均可见跳频带宽内80个跳频点均匀分布，实现了信号频谱的扩展，且跳频带宽内信号平坦度相对于中心频率小于0.7 dB。

    图8所示为两种方法实现基于多路并行DDS的快跳频信号跳频载波的时域波形图。波形采集利用采样率为20 Ga/s的示波器，图中截取的部分为跳频载波的频率由471.52 MHz跳变至589.02 MHz时的情况，两种方法均可见在频率跳变时相位保持连续，实现了设计需求。

5 结论

    本文在深入研究快跳频信号产生机理的基础上，利用可编程逻辑器件FPGA实现了基带为直接序列扩频信号，载波为相干快跳载波的调制信号，即快跳频信号的电路设计，并利用超高速DAC将设计产生的信号输出。基于多路并行DDS产生的快跳频信号经过测量验证，符合设计要求。

    针对跳频载波相位连续的要求以及传统单路DDS输出频率低的现状，本文采用多路（12路）并行的DDS频率合成结构。在FPGA实现12路并行DDS模块的过程中，针对面积优先和速度优先两种设计理念，采用了计算产生FCW和查找表存储FCW两种方式，对实现所用资源进行了分析比较，得出两种方式各自适合的情形。

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作者信息:

倪宣浩1，丛彦超2，武春飞1

(1.北京理工大学 信息与电子学院，北京100081；2.中国运载火箭技术研究院，北京100076）