《电子技术应用》
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适用于功率运算放大器的输入级放大电路设计
2019年电子技术应用第1期
王勇勇1,杨发顺1,2,王德成3,胡 锐3,马 奎1,2
1.贵州大学 大数据与信息工程学院,贵州 贵阳550025; 2.贵州省微纳电子与软件技术重点实验室,贵州 贵阳550025;3.贵州振华风光半导体有限公司,贵州 贵阳550018
摘要: 基于70 V高压双极型工艺,设计了一种适用于单片高压功率运算放大器的输入级电路。该电路采用p沟道结型场效应晶体管(JFET)组成的差分对套筒式共源共栅(differential telescopic cascode)结构,具有低偏置电流、低失调电压、低失调电流、高共模抑制比的特点。以共集-共射(CC-CE)的放大电路结构作为该输入级电路的负载,减小对输入级影响的同时能够提高电压增益。Spectre仿真结果表明,输入偏置电流仅为20 pA,失调电压为0.11 mV,失调电流为0.57 fA,连接负载后的增益可以达到89 dB,单位增益带宽达到8.13 MHz。
中图分类号: TN431.1
文献标识码: A
DOI:10.16157/j.issn.0258-7998.181617
中文引用格式: 王勇勇,杨发顺,王德成,等. 适用于功率运算放大器的输入级放大电路设计[J].电子技术应用,2019,45(1):27-30.
英文引用格式: Wang Yongyong,Yang Fashun,Wang Decheng,et al. Design of input stage amplifier circuit for power operational amplifiers[J]. Application of Electronic Technique,2019,45(1):27-30.
Design of input stage amplifier circuit for power operational amplifiers
Wang Yongyong1,Yang Fashun1,2,Wang Decheng3,Hu Rui3,Ma Kui1,2
1.School of Big Data and Information Engineering,Guizhou University,Guiyang 550025,China; 2.Key Laboratory of Micro-Nano-Electronics of Guizhou Province,Guiyang 550025,China; 3.Guizhou Zhenhua Feng Guang Semiconductor Co.,Ltd.,Guiyang 550018,China
Abstract: An input stage amplifier is designed for a power operational amplifier based on 70 V high voltage bipolar technology. The amplifier circuit implements a differential telescopic cascode pair using p-type JFETs. It has figure of merits involving low bias current, low offset voltage and current, and high CMRR. The common-collector common-emitter(CC-CE) configuration is used as the load for the input stage circuit in order to reduce the impact resulting from the load and improve the voltage gain as well. Simulation results based on Spectre simulator indicate that the input stage amplifier circuit has achieved 20 pA input bias current,0.11 mV offset voltage and 0.57 fA offset current,while the voltage gain is 89 dB and the unit gain-bandwidth is 8.13 MHz, with the CC-CE load.
Key words : differential telescopic cascode;JFET;low bias current;power operational amplifier

0 引言

    在工业控制、汽车电子、轨道交通、新能源系统、航空航天、武器装备等领域,往往需将小信号放大后为负载提供较大的驱动功率,这需要用到高压大功率集成运算放大器[1]。高压大功率集成运算放大器的工作电压一般为几十伏,且电路精度要求较高,耐压较低的CMOS集成技术不适用于该领域[2-3],需用耐压和精度更高的双极型集成工艺来实现这类电路。低输入偏置电流、低失调电压、低失调电流以及高共模抑制比是功率集成运放的重要指标要求,而这些参数主要由输入级电路决定,因此,输入级电路的设计对功率集成运放的性能起着关键作用。基于高压双极型工艺的功率运放的输入级一般采用共极-共射(CC-CE)结构[4],会增加两路电流源而导致功耗较大。CMOS差分套筒式共源共栅(differential telescopic cascode)结构广泛应用于CMOS集成运算放大器中[5-7],能有效提高增益和输出摆幅,但这种结构目前主要是用在低压低功耗领域。

    本文基于高压双极型集成工艺,借鉴CMOS cascode放大电路结构,采用p沟道结型场效应晶体管(JFET)组成的差分对套筒式共源共栅结构实现了一种适用于高压大功率集成运算放大器的输入级电路。仿真结果表明,该输入级电路具有低的输入偏置电流、失调电压、失调电流,高共模抑制比以及较宽的共模输入电压范围。

1 电路结构设计

    用p沟道结型场效应晶体管(JFET)组成的差分对套筒式cascode结构作为输入级,不仅能满足高电源电压的工作条件,而且可以显著降低输入偏置电流。采用共集-共射(CC-CE)结构作为输入级的负载,CC起缓冲作用,能降低负载对输入级的影响;CE是主要的电压增益单元。

1.1 p沟道JFET cascode结构

    cascode结构的具体实现一共有3种组态:双极型晶体管-双极型晶体管(BJT-BJT)、双极型晶体管-场效应管(BJT-FET)以及场效应管-场效应管(FET-FET)。相对于BJT-BJT组态,FET-FET型的组态具有更高的输入阻抗和更宽的带宽,并且其性能在静态电流变化时的情况下也很稳定,但这是以牺牲增益为代价的[8]。P沟道JFET cascode的典型电路如图1所示。其中,J1是共源接法,J2是共栅接法,输出在J2的漏端。与典型的NMOS管组成的cascode结构类似,电路的输出阻抗可以表示为:

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其中,rds1、rds2分别代表J1和J2管的漏源电阻,gm2是J2管的跨导。可见cascode结构使输出阻抗远大于J1和J2管漏源电阻串联之和,由此使得增益提高。这种结构适合工作于高电源电压的情形,且p沟道JFET能有效降低该放大器的1/f噪声。

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1.2 JFET差分套筒式cascode输入级设计

    简化的JFET差分套筒式cascode输入级如图2所示。J1~J4构成JFET差分套筒式cascode对管,Vin1和Vin2是信号输入端,Vb1给J2和J4提供栅极电压偏置,电流源I1分别给J1、J2和J3、J4两支路提供电流偏置,左右两个电流源I2的电流值均为电流源I1大小的一半。

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    JFET的偏置电流主要受到3个方面的影响:

    (1)雪崩倍增效应产生的碰撞离子电流;

    (2)产生-复合中心在空间电荷区形成的产生电流;

    (3)空间电荷区外(空间电荷区边界附近)电子-空穴对形成的扩散电流。

    在栅漏电压比较大的情况下,因素(1)占主导地位。为了使得JFET的输入偏置电流(Iib)最小,同时JFET仍然工作在恒流区,需要满足栅漏电压(VGD)大于等于夹断电压(Vp)的条件。P型JFET工作在恒流区时的I-V关系为[9]

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其中,β是增益因子,λ是沟道长度调制系数。设置I1的电流等于JFET饱和漏极电流(IDSS)的一半,则I2和I3的电流均为0.25 IDSS。由式(2)可得,每一个JFET的栅源电压均为0.5 Vp。控制偏置电压Vb1的值等于J1和J3源极电位的值,那么J1和J3的栅漏电压VGD=Vp,此时J1和J3工作在恒流区且输入偏置电流达到最小值。当VGD>Vp时,输入偏置电流随VGD的增加指数上升。p-JFET差分输入级的输入电阻Ri1和输入偏置电流成反比例关系[10],小的输入偏置电流还可以得到大的输入电阻。

    图2中如果Vb与J1、J3的源极直接相连,会引入较大的寄生电容使得整体电路的速度显著降低。图3给出了p沟道JFET组成的差分套筒式cascode输入级电路的具体实现。共模电压源VCM为J1和J3提供偏置电压,晶体管T4和电阻R5为J2和J4提供栅极偏置。电阻R3和R4分别串联在J1和J3的源极,提高了cascode结构的输出电阻。晶体管T3的集电极电流为两条JFET支路提供偏置电流,晶体管T6、T7及其射极串联电阻分别构成J1、J2和J3、J4的电流源负载。由于J1、J2和J3、J4既要起到放大管的作用,又要向电流源负载流入电流,使得输入共模电压范围会有一定程度的减小。

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    在图3中,对于p沟道JFET组成的差分cascode来说,电路的增益绝对值表达式为:

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    Gm是输入级的等效跨导,由于在J1和J3的源极分别加入串联电阻R3和R4,使得J1和J3的跨导由于源极电阻退化效应而降低;ro1是从输出端看向-Vcc的等效输出电阻;ro2是从输出端看向Vcc的等效输出电阻,由于源极电阻的存在,ro2的阻抗要比普通cascode输出阻抗大。

    考虑到使用晶体管T4对第二个差分对J2、J4的栅极偏置,J1和J3的栅漏电压为:

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1.3 负载电路结构

    负载电路采用共极-共射(CC-CE)双端输出结构,如图4所示。晶体管T11和电流源Id1构成射极跟随器,可以提高输入电阻,稳定输入级的电压增益;T12针对输出信号Vo1为共射模式,针对输出信号Vo2为共集模式,电流源Id2和Id3分别是两种模式的有源负载。输出信号Vo1和Vo2用于驱动功率输出级。

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2 仿真验证

    本文设计的适用于高压大功率集成运算放大器的输入级电路及其负载电路如图5所示。

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    基于中科渝芯公司70 V高压双极型集成工艺,在±35 V双电源电压下,对本文设计的放大电路进行了仿真验证。

    图6所示为幅频和相频特性曲线,从图中可得出:直流增益为89 dB,单位增益带宽为8.13 MHz,相位裕度为57°。

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    从图7所示的共模抑制比仿真曲线可得出该输入级放大电路的共模抑制比约为146 dB。

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    电源抑制比仿真结果如图8所示,从曲线上可读出该电路的电源抑制比为94.32 dB。从图9中得出输入偏置电流约为20 pA。

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    此外,仿真还得出该输入级电路的输入失调电流为0.57 fA、输入失调电压为110 μV。

3 结论

    本文基于70 V高压双极型工艺模型,设计了一种低输入偏置电流的功率运放输入级放大电路。在典型的差分套筒式cascode基础上,在p沟道JFET的源极串联上电阻,提高了输出电阻。以共集-共射的电路结构作为该输入级电路的负载,共集结构稳定输入级的增益,共射级是主要的放大单元。在负载电路的两个输出端可以级联功率输出级,设置合适的功率输出级参数可以得到大的输出电流。仿真结果表明,该输入级电路具有极低的输入偏置电流、低失调电压、低失调电流、高共模抑制比,满足功率运放对输入级的要求。

参考文献

[1] 谭磊.几类运算放大器的基本特性及设计要素[J].电子技术应用,2012,38(7):20-21.

[2] 高瑜宏,朱平.一种高增益带宽积CMOS跨导运算放大器[J].微电子学,2017,47(5):597-600.

[3] 赵秋明,赵明剑,王卫东.0.18 μm低压高速高PSRR集成运放芯片设计[J].微电子学,2011,41(1):39-43.

[4] WIDLAR R J,YAMATAKE. M.A monolithic power op amp[J].IEEE Journal of Solid-State Circuits,1988,23(2):527-535.

[5] 黄君凯,徐卓慧,陈松涛.一种高性能CMOS运算放大器的设计[J].微电子学,2010,40(1):41-44.

[6] 李杨先,顾晓峰,浦寿杰.一种高增益CMOS全差分运算放大器的设计[J].微计算机信息,2009,25(29):207-209.

[7] 刘婷婷,喻明艳.带共模反馈的CMOS套筒式高增益运算放大器[J].哈尔滨工业大学学报,2006(5):783-785.

[8] REZA G R.BJT-BJT,FET-BJT,FET-FET[J].IEEE Circuits & Devices Magzine,2004,20(6):17-22.

[9] SIMA D.Principles of semiconductor devices[M].Oxford:Oxford University Press,2012.

[10] 许永平.高输入阻抗运算放大器输入阻抗分析[J].微电子学与计算机,1981(4):24-28.



作者信息:

王勇勇1,杨发顺1,2,王德成3,胡  锐3,马  奎1,2

(1.贵州大学 大数据与信息工程学院,贵州 贵阳550025;

2.贵州省微纳电子与软件技术重点实验室,贵州 贵阳550025;3.贵州振华风光半导体有限公司,贵州 贵阳550018)