一种1 GHz～6 GHz宽频高线性度相位插值电路的设计与实现-AET-电子技术应用

一种1 GHz～6 GHz宽频高线性度相位插值电路的设计与实现

2020年电子技术应用第4期

刘颖1，田泽1，2，吕俊盛1，2，邵刚1，2，胡曙凡1，李嘉1

1.航空工业西安航空计算技术研究所，陕西西安710068； 2.集成电路与微系统设计航空科技重点实验室，陕西西安710068

摘要： 为了提高时钟数据恢复电路(CDR)在高速多通道串行收发系统的性能，提出了一种应用于CDR电路中的新型相位插值电路，由4组差分对、4组数模转换器、公共负载电阻RL组成，通过数字滤波器输出互补的温度计码控制DAC输出电流的大小，实现对输入差分时钟的相位权重分配，从而达到128次相位插值，并利用输入级4相校正电路和输出占空比调整电路对差分信号进行整形优化。采用40 nm CMOS工艺实现，仿真结果表明插值器在工作频率1 GHz到6 GHz线性度良好，DNL最大不超过1.4 LSB，INL最大不超过1.5 LSB，已成功集成在多款SerDes电路。

关键词： 相位插值时钟数据恢复电路线性度

中图分类号： TN432
文献标识码： A
DOI：10.16157/j.issn.0258-7998.191333
中文引用格式： 刘颖，田泽，吕俊盛，等. 一种1 GHz～6 GHz宽频高线性度相位插值电路的设计与实现[J].电子技术应用，2020，46(4)：45-48.
英文引用格式： Liu Ying，Tian Ze，Lv Junsheng，et al. Design and implement of a 1 GHz to 6 GHz phase interpolator with wideband and high-linearity[J]. Application of Electronic Technique，2020，46(4)：45-48.

Design and implement of a 1 GHz to 6 GHz phase interpolator with wideband and high-linearity

Liu Ying1，Tian Ze1，2，Lv Junsheng1，2，Shao Gang1，2，Hu Shufan1，Li Jia1

1.AVIC Computing Technique Research Institute，Xi′an 710068，China； 2.Aviation Key Laboratory of Science and Technology on Integrated Circuit and Micro-System Design，Xi′an 710068，China

Abstract： In order to enhance the performances of clock and data recovery circuit(CDR) in the high speed multichannel serial transceiver system, a novel phase interpolator(PI) circuit used in CDR has been proposed in the paper. It adopts four groups of differential signal and DAC to act on common load resistance, generates complementary thermometer code through digital filter to control DAC output current, realizes phase weight allocation for differential input clock to make 128 times interpolated, and optimizes the differential signal by input stage four phase correction circuit and duty cycle adjustment circuit. This chip is fabricated in 40 nm CMOS process, the simulation results show that PI has good linearity from 1 GHz to 6 GHz, and DNL is no more than 1.4 LSB, INL is no more than 1.5 LSB, and has been successfully applied to a variety of high speed SerDes.

Key words : phase interpolator；clock and data recovery circuit；linearity

0 引言

在一些高速多通道串行收发系统中，数据在发送过程中只传输数据信号而不传送与数据信号同步的时钟信号，需要在接收端用时钟数据恢复电路(CDR)从数据中提取时钟，并对数据重定时来保证数据的正确采样。因此时钟数据恢复电路的性能将直接影响到高速串行数据通信系统性能^[1-4]。目前常用的CDR系统多采用基于相位差值器的数模混合结构，其面积小、鲁棒性好、便于工艺迁移等优点在先进工艺下更具优势。因此相位插值器性能的优劣对实现时钟相位调节起到至关重要的作用^[5-6]。

传统的插值电路由2个差分对和负载电阻R_L组成，由二选一MUX选择输入信号实现任意角度的插值，虽然结构简单且节省面积，但MUX信号选通输入时会引入毛刺，直接影响插值器的线性度^[7-9]。而本文提出相位插值方案采用4个差分对、4组数模转换器、公共负载电阻R_L组成的核心插值电路不存在输入信号的突变，减小了输出信号毛刺，有效地提高了相位插值器的线性度。

1 电路结构

相位插值电路由输入4相校正电路、核心插值电路和输出缓冲电路组成，其结构框图如图1所示。输入4相时钟经过输入缓冲电路进行整形放大，由恒定比重的模拟插值电路进行重新相位校正，产生4相时钟进入核心插值电路，此处采用两个核心插值电路可同时产生4相正交时钟，通过同一组电流控制温度计码调整输出不同相位，经过电平转换电路将CML电平转换为CMOS电平，并通过输出缓冲级及交叉耦合的反相器增大驱动，调整4相时钟占空比，得到占空比50%的4相正交时钟。

2 模块电路设计

2.1 输入4相校正电路

为了消除锁相环输出4相时钟信号的共模及幅度影响，输入缓冲电路通过交流耦合电容，由电阻分压对输入4相时钟信号共模自建，经过差分放大器对信号放大。由于相位插值电路是在每个象限进行32等分，为了保证良好的插值线性度，输入时钟需要保证90°相差，同时增加RC时间常数，使时钟边沿平缓。因此，由恒定比重的模拟插值电路进行重新相位校正，产生4相正交时钟，电路如图2所示。

2.2 核心插值电路

核心插值电路由两个相同的插值电路组成，用于产生相差90°的4相时钟，其中核心插值单元的电路结构如图3所示，由4个差分对、4组数模转换器、公共负载电阻R_L组成，输入相差90°的4相时钟，插值输出一对差分时钟。锁相环输出的8相时钟信号输入4个差分对中(Φ0-Φ1，Φ2-Φ3，Φ4-Φ5，Φ6-Φ7)，数字滤波器对两个差分时钟边界输出互补的温度计码控制DAC导通电流大小，完成对差分输入时钟的相位权重分配，作用在负载电阻R_L上插值产生最终的相位时钟。

将锁相环产生的8相时钟以差分信号形式分别输入4个差分对中，以一个时钟周期划为8个象限，时钟相位按照逆时针方向递增，如图4所示。通过数字滤波器对两个边界差分时钟输出互补的温度计码产生任一时钟相位输出。当一个边界差分时钟的DAC控制码增大时，另一边界时钟的DAC控制码减小相应的值，从而保证权重和不变(十进制128)，使得插值输出时钟相位不会超出边界。表1中对不同象限时钟及其对应的输入差分对进行了说明。以33°输出相位为例，差分对Φ0-Φ1连接0°、180°时钟，差分对Φ2-Φ3连接90°、270°时钟。数字滤波器输出DAC1的控制码为0001100000(十进制对应为96)，DAC2的控制码为0000100000(十进制对应为32)，同时关闭DAC3和DAC4，此时插值器输出的时钟相位即为33°。输入时钟可按照表1所示，插值第二单元与第一单元输入信号相差90°，即可得输出的时钟相位即为123°，实现4相差分时钟输出。

2.3 输出缓冲电路

相位插值电路产生的信号首先经过一级缓冲电路，经过交流耦合电容、电阻分压和差分放大处理，再由两级信号放大和信号调理将CML电平转换为CMOS轨对轨电平，如图5所示。输出缓冲电路通过两级交叉耦合的反相器调整信号上升、下降时间，使输出时钟占空比保持50%，提供稳定的输入正交时钟信号。

3 物理实现及仿真结果

基于40 nm CMOS工艺，在Candence环境下完成版图，设计时注意差分结构对称走线，高频信号线尽量短，同时抑制共模噪声，减少信号间相互串扰，其版图如图6所示，相位插值器整体电路尺寸为122 μm×255 μm。

线性度是相位插值器的重要技术指标，决定相位插值器将会引入的抖动，主要通过积分非线性(Integral Non-Linearity，INL)和微分非线性(Differential Non-Linearity，DNL)两个指标衡量。使用Candence Spectre工具对插值器电路进行整体仿真，改变相位插值器的电流控制码，对输入时钟为6 GHz相位插值的单调性和线性度进行仿真。图7为相位插值器线性度曲线，从后仿真结果可以看出，插值器的输出时钟相位变化均匀，周期稳定，与理想相位曲线几乎拟合一致，线性度很好。

为了模拟插值器在相位动态变化过程中的工作状态，编写Verilog代码产生32位DAC电流控制码，使电流控制码依次开启和断开，从0°向右移动，至少移动128次，以便于观察相位插值器在一个周期的变化。输入时钟频率为5 GHz，为了方便计算，采样时钟设定为500 MHz，选取初始点后150次进行DNL和INL计算，其结果如图8、图9所示。在相位变化的一个周期内相位移动128次，DNL最大不超过1.4 LSB，INL最大不超过1.5 LSB，表明插值器每次相位移动在1 LSB左右，累积的相位变化能周期性地消除，插值器性能较好。

4 结论

本文提出了一种新型相位插值电路，由4个差分对、4组数模转换器、公共负载电阻RL组成，通过数字滤波器对两个边界差分时钟输出互补的温度计码控制DAC输出电流的大小，完成对不同差分对输入相位时钟的权重分配，实现128次相位插值，插值精度高，并利用输入级4相校正电路和输出占空比调整电路对差分信号进行整形优化。电路采用40 nm CMOS工艺实现，仿真结果表明插值器在工作频率1 GHz到6 GHz线性度良好，DNL最大不超过1.4 LSB，INL最大不超过1.5 LSB，已成功集成在多款SerDes电路中。

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作者信息：

刘颖1，田泽1，2，吕俊盛1，2，邵刚1，2，胡曙凡1，李嘉1

(1.航空工业西安航空计算技术研究所，陕西西安710068；

2.集成电路与微系统设计航空科技重点实验室，陕西西安710068)

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