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基于STT-MRAM的位逻辑运算方案及灵敏放大器设计
2020年电子技术应用第6期
陆楠楠，王少昊，黄继伟
福州大学 物理与信息工程学院，福建 福州350108
摘要： 基于1T1MTJ的自旋转移矩-磁随机存储器(STT-MRAM)提出了一种改进型存内位逻辑计算方案。该方案通过精简2T2MTJ存内位逻辑运算方案提升了存储阵列密度，通过互补型读出电路增加了“与非”和“或非”的运算功能。此外，还通过增加支路电压稳定电路的方法，提出了一种适用于上述方案的改进型高速灵敏放大器。基于中芯国际55 nm LL逻辑工艺的仿真结果表明，相较于传统的灵敏放大器，该方案不仅读取速度提升了33%，在适配大型存储阵列(CB≥0.8 pF)时还拥有更强的读取能力与更优的功率积(PDP)。
中图分类号： TN432
文献标识码： A
DOI：10.16157/j.issn.0258-7998.200097
中文引用格式： 陆楠楠，王少昊，黄继伟. 基于STT-MRAM的位逻辑运算方案及灵敏放大器设计[J].电子技术应用，2020，46(6)：40-44，50.
英文引用格式： Lu Nannan，Wang Shaohao，Huang Jiwei. Bit logic operation scheme and sense amplifier design based on STT-MRAM[J]. Application of Electronic Technique，2020，46(6)：40-44，50.
Bit logic operation scheme and sense amplifier design based on STT-MRAM
Lu Nannan，Wang Shaohao，Huang Jiwei
College of Physics and Information Engineering，Fuzhou University，Fuzhou 350108，China
Abstract： Based on the spin transfer torque-magnetic random access memory of 1T1MTJ, an improved bit logic operation scheme in the memory is proposed in this paper. This scheme improves the storage array density by simplifying the 2T2MTJ bit logic operation scheme in the memory and increases the operation functions of "NAND " and "NOR" through the complementary readout circuit. In addition, an improved high-speed sense amplifier suitable for the above scheme is proposed by adding a branch voltage stabilizing circuit. Simulation results based on 55 nm LL logic process of SMIC show that, compared with traditional sense amplifiers, this scheme not only improves the reading speed by 33%, but also has stronger reading ability and better PDP when it is suitable for large storage arrays(CB≥0.8 pF).
Key words : spin transfer torque-magnetic random access memory；bit logic operation；high speed；sense amplifier

0 引言

    磁随机存储器(MRAM)利用磁隧道结(MTJ)器件的不同磁阻态来实现对数据的存储[1]。MRAM不仅与现有的CMOS工艺兼容，还具有体积小、功耗低、访问速度快、非易失性、近无限次读/写操作和抗辐射能力强等优点[2-3]。因此,基于自旋转移矩单元的MRAM(STT-MRAM)已成为目前最具产业化前景的下一代新型非易失性存储器之一[4]。

    在传统计算机体系架构中，处理器与内存之间有限的数据带宽限制了系统整体效能与效率的提升，使其无法满足当前物联网和大数据等新兴应用领域的传感器终端收集海量数据需求[5-6]。以MRAM为代表的新型非易失性存储器中可以直接在存储器中实现高速率与低能耗的位逻辑运算，因此成为下一代计算体系架构的研究热点[7-10]。早期的方案通过在存储阵列内部[7]或外部[8]添加控制逻辑电路实现对数据的预处理来实现存内位逻辑运算。PATTERSON D等人随后提出了直接利用存储单元的外围电路(如灵敏放大器)实现存内位逻辑运算的方案，进一步减少了芯片的面积与功耗[9]。基于MRAM的存内位逻辑运算方案主要以1T1MTJ[7]、2T2MTJ[9]等典型存储阵列结构为核心。为了在每个运算单元中实现多种运算功能，附加的逻辑控制操作数也被引入2T2MTJ阵列中来实现位逻辑“与”、“或”、“与非”和“或非”的运算[9]。

    为了MRAM存储阵列实现高密度、高速率与高准确率的存内位逻辑运算，本文基于1T1MTJ存储阵列提出了一种改进型存内位逻辑计算方案，通过添加一组逻辑标记位实现多种位逻辑运算功能。本文还提出了一种适用于该方案的改进型高速灵敏放大器，通过增加支路电压稳定电路来提升灵敏放大器的读取精度和存内位逻辑运算速度。本文使用中芯国际55 nm LL逻辑工艺库对该电路结构进行了电路前仿，并在输入输出电容、工艺角、不同磁阻方面与采用典型电流型灵敏放大器的电路进行了比较分析。




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作者信息:

陆楠楠，王少昊，黄继伟

(福州大学 物理与信息工程学院，福建 福州350108)

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