基于FPGA的低资源极化码SC译码架构研究与实现-AET-电子技术应用

基于FPGA的低资源极化码SC译码架构研究与实现

2020年电子技术应用第9期

曹蓉1，2，赵德政2，郭佳2，李家鑫1

1.华北计算机系统工程研究所，北京100083；2.中电智能科技有限公司，北京100083

摘要： 针对无线传感器网络中对资源消耗及成本敏感的应用场景，研究并提出了一种基于FPGA的低资源极化码连续删除(Successive Cancellation，SC)译码架构。该译码架构采用同级计算单元串行运算，不同级计算单元并行运算，不同组译码数据并行处理的方式，通过减少计算单元(Processing Element，PE)个数、复用寄存器存储资源提升硬件资源利用率，复用译码延迟提升吞吐率。通过Xilinx xc7vx330t综合结果分析，该译码架构在码长为N=128时译码最高时钟频率为220.444 MHz，吞吐率为89.86 Mb/s，与树型SC译码架构相比，计算单元利用率提升了14.67倍，在主要硬件资源指标查找表(Look-Up-Table，LUT)和触发器(Filp-Flop，FF)上分别节省了74.22%和62.1%。

关键词： FPGA 极化码低资源计算单元 SC译码架构

中图分类号： TN911
文献标识码： A
DOI：10.16157/j.issn.0258-7998.200203
中文引用格式： 曹蓉，赵德政，郭佳，等. 基于FPGA的低资源极化码SC译码架构研究与实现[J].电子技术应用，2020，46(9)：74-78，84.
英文引用格式： Cao Rong，Zhao Dezheng，Guo Jia，et al. Research and implementation of low resource polar code SC decoding architecture based on FPGA[J]. Application of Electronic Technique，2020，46(9)：74-78，84.

Research and implementation of low resource polar code SC decoding architecture based on FPGA

Cao Rong1，2，Zhao Dezheng2，Guo Jia2，Li Jiaxin1

1.National Computer System Engineering Research Institute of China，Beijing 100083，China； 2.Intelligence Technology of CEC Co.，Ltd.，Beijing 100083，China

Abstract： In view of the application scenarios are sensitive to resource consumption and cost in wireless sensor networks, this paper studies and proposes a low resource polar code successive cancellation(SC) decoding architecture based on FPGA. The decoding architecture adopts the serial operation of the same level computing units, the parallel operation of different levels of computing units, and the parallel processing of different groups of decoding data. By reducing the number of processing elements(PE), reusing register storage resources, the architecture improves the utilization of hardware resources, and reusing decoding delay improves the throughput. According to the analysis of the comprehensive results of Xilinx xc7vx330t, when the code length is N=128, the architecture′s highest decoding clock frequency is 220.444 MHz, and the throughput is 89.86 Mb/s. Compared with the tree SC decoding architecture, its utilization ratio of computing unit is increased by 14.67 times. It saves 74.22% and 62.1% on Look-Up-Table(LUT) and Flip-Flop(FF) of main hardware resource indexes respectively.

Key words : FPGA；polar code；low resource；processing elements；SC decoding algorithm

0 引言

无线传感器网络是将自动控制技术、传感器技术、无线传输技术、数字信号分析处理技术融合于一体的先进系统，由大量带有传感器并能够进行无线通信的节点通过自组织的方式构成网络，各节点之间相互协作对周围环境进行物理感知，并将处理后的信息返回终端设备^[1]。无线传感器网络的数据传输差错控制一般采用循环冗余校验(Cyclic Redundancy Check，CRC)，而循环冗余校验只能校验出某段信息中出现差错，然后通知发送端重传信息，当传感器网络传输大量数据，并且传输距离较远时，信息差错率明显提升，通信系统的可靠性大大降低。从网络能耗方面分析，无线通信模块发送、接收信息的能耗是无线传感器网络中最大的，重传率的升高必然导致能量消耗加快。文献[2]中提出的利用低密度奇偶校验(Low-Density Parity-Check，LDPC)码的信道编码技术可以大幅度提升数据的可靠性，从而降低无线传感器的能量消耗，但是LDPC码并没有达到香农极限，因此无线传感器传输的可靠性还有进一步提升的可能性。

极化码是目前唯一被理论证实能够达到香农极限^[3]的一种基于信道极化现象提出的信道编码方式，具有较低的编译码复杂度和高可靠传输性能等优势，被确立为5G eMBB(Enhanced Mobile Broadband)场景下控制信道的编码方式^[4]。5G的应用场景要求低延时高吞吐率，因此在极化码SC译码器研究中大部分研究者主要在吞吐率上的优化和提升，如文献[5]提出的FFT型SC译码器架构，需要Nlog2N(N为SC码长)个节点计算单元，每一级需要N个寄存器，该译码结构采用自右向左的译码顺序，译码N比特信息需要2N-2个时钟周期(Clock Cycle，CC)，也就是每2N-2个时钟周期所有计算节点都只使用了一次，可见在FFT型SC架构译码过程中大部分时间计算节点都是处于空闲状态，造成了大量硬件资源的浪费。树型SC架构译码过程中，当任意级k开始计算似然比信息(Likelihood Ratio，LR)时，最多只有2k个节点参与计算，树型SC架构包括N-1个PE和N-1个寄存器，PE是可以选择执行f函数或g函数的可配置单元。和FFT架构相比，尽管吞吐率和计算量没有提升，但是树型架构减少了PE和寄存器的数量。线型SC架构寄存器依旧保持树型架构，寄存器和PE仿照树型架构通过资源多路复用的方式相连，尽管线型结构加入了二输入多路复用器，但是PE数量的减少使它显著降低了硬件复杂度，又同时达到了和树型架构一样的吞吐率。以上SC译码器架构虽然能达到较高的吞吐率，但是在码长较长(如N=128)时，计算单元PE使用的数据较大，消耗硬件资源极大。但是对于无线传感器网络，1 Mb/s的吞吐率就能满足需求，同时无线传感器网络节点多采用电池进行供电，能量有限^[2，6]，因此在牺牲部分吞吐率的前提下，大幅度降低极化码SC译码器的硬件资源消耗对于极化码在无线传感器网络的应用具有重大意义。

基于以上问题，本文提出了一种基于FPGA的低资源极化码SC译码架构，采用同级计算单元串行运算，不同级计算单元并行运算，不同组译码数据并行处理的硬件架构，通过减少计算单元的个数、复用译码延时和寄存器存储资源，提升硬件利用率，降低硬件资源消耗和硬件成本。通过Xilinx xc7vx330t综合结果分析，该译码架构在码长为128时吞吐率为89.86 Mb/s，主要硬件资源指标LUT和FF分别是690和274。本文研究的低资源的极化码SC译码架构的计算单元PE利用率相比树型SC架构提升了14.67倍；相比文献[7]提出的SC译码架构，在码长N=128时，主要硬件资源指标LUT和FF上分别节省了74.22%和62.1%。

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作者信息:

曹蓉1，2，赵德政2，郭佳2，李家鑫1

(1.华北计算机系统工程研究所，北京100083；2.中电智能科技有限公司，北京100083)

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