五十多年来，摩尔定律一直是半导体行业的指导原则。在过去几十年里，英特尔为了推动技术进步持续创新，这些创新使晶体管密度，性能和能效得以不断提高。尽管今天有很多声音预测摩尔定律将要消亡，但笔者并不认同这个观点。

　　从最简单的角度讲，摩尔定律是指每一代工艺都会使芯片上的晶体管倍增。多年来，晶体管密度的这种指数增长一直保持着显着的一致性，但是在此过程中发生了两件事：我们如何实现这些密度的增长以及我们如何在产品级别上获得的收益。无论是更高的频率，更低的功耗还是更多的功能集成在芯片上，摩尔定律都经过了调整和发展，可以满足从大型机到移动电话等各代技术的需求。随着我们进入无限数据和人工智能的新时代，这种发展将继续。

　　未来十年，哪些创新将推动摩尔定律？我相信可以将它们归为两大类： 整体扩展 和 系统扩展。单片比例缩放可称为“经典”摩尔定律缩放，着重于在提高晶体管性能的同时减小晶体管特征尺寸和工作电压。系统扩展性的提高是通过小芯片，封装和高带宽芯片到芯片互连技术的进步帮助我们整合新型异构处理器的收获。

　　英特尔正在大力投资研究以支持这两种载体。在最近举行的全球顶级半导体工艺技术人员的年度聚会上，即旧金山的IEDM，英特尔工程师提交了近20篇论文，论证了为推动下一代摩尔定律所做的开创性工作。以下是这些令人兴奋的技术选择的简要概述。

　　整体缩放：新的维度

　　当前的英特尔处理器基于称为FinFET的晶体管结构，其中栅极在三个侧面围绕鳍形通道。随着英特尔工艺节点的发展，他们使鳍片更高，更窄，从而减少了达到给定性能水平所需的鳍片数量。尽管FinFET还能延续寿命，但在不久的将来，该行业将过渡到一种新型的晶体管架构：全能栅极（GAA）FET，其中栅极环绕所有通道。GAAFET具有多种潜在的实现方式，从细的纳米线到宽的纳米带。它们的共同点是能够将更多的高性能晶体管封装到给定的区域中，从而减小了设计人员用来构建新处理器的标准单元的宽度。

　　除了这种新的晶体管体系结构以外，另一种驱动单元面积缩放的方法是通过垂直堆叠晶体管器件。现代半导体是由称为NMOS和PMOS的负电荷和正电荷晶体管的互补对构成的。通过在PMOS器件顶部上单片堆叠NMOS器件，可以显着降低标准单元的高度，反之亦然。这可以通过堆叠FinFET，GAAFET或什至两者的组合来实现。

　　上图：用于摩尔定律延续的晶体管结构和架构。

　　晶体管器件的单片堆叠不仅可以提供更高的密度。这是在单个硅基板上集成多种材料的强大方法，可显着提高性能，并为具有独特功能的全新产品类别打开大门。在IEDM上，Intel的工程师展示了两种创新的单片集成方法。

　　在第一个示例中，我们的团队在更传统的硅FinFET NMOS器件层之上堆叠了基于锗的GAAFET PMOS器件层。锗是一种与硅具有许多相似特性的元素，但是由于与硅一起制造可能具有挑战性，因此锗在半导体芯片中的使用受到限制。但是，由于其晶格的结构，在晶体管通道中使用锗可以显着提高PMOS器件的开关速度，PMOS器件的工作速度通常比其互补NMOS器件慢。整体处理使我们能够制造出具有创纪录性能的基于锗的PMOS器件，然后将其堆叠在基于硅的NMOS器件之上。

　　上图：（a）通过Ge GAA PMOS（顶部器件层）和Si FinFET NMOS（底部器件层）的顺序异构集成实现的经过完全处理的3D CMOS晶体管结构的示意图和（b）横截面。

　　在第二个示例中，另一个团队使用单片集成在NMOS器件层的顶部堆叠了标准的硅PMOS器件层，该层利用了由氮化镓制成的沟道-一种被广泛认为是用于功率传输和传输的最佳材料的化合物。射频（RF）应用，例如下一代5G前端模块。这些类型的芯片当前以独立单元的形式构建，但是这种新技术可以允许RF功能与标准的基于硅的处理器完全集成。

　　系统扩展：超越晶体管

　　继续推动摩尔定律的扩展，需要集成制造过程各个方面的改进，而不仅仅是晶体管级。几十年来，行业中许多人都把封装简单地视为最后的制造步骤，即在处理器和母板之间进行电气连接的地方。但是，近年来情况发生了巨大变化。

　　十年前，SoC集成的重点是在与高性能CPU相同的芯片中实现GPU和I / O功能。将来，先进的封装技术将用于将不同类型的处理器链接在一起，而不会强迫它们共享单个制造材料或工艺节点。

　　至少在最初，这种类型的分解似乎与摩尔定律要实现的目标相反，但是通过将每种类型的处理器与其自己最适合的晶体管逻辑和设计实现进行匹配，可以实现性能和密度的提高。通常，将单片式芯片分离成较小的小芯片所产生的负面影响要胜过负面因素。实际上，Moore在1965年的原始论文中指出，“用较小的功能（分别包装和互连）构建大型系统可能被证明更经济。”

　　英特尔已经部署了EMIB（嵌入式多管芯互连桥）和Foveros等技术，以二维和三维方式连接小芯片，例如将HBM放置在CPU和GPU之间（例如在EMIB的Kaby Lake G中），或连接英特尔即将面世的Lakefield处理器中使用的10nm计算芯片与22nm I / O芯片直接位于其下方。他们还计划通过一项称为Co-EMIB的技术将Foveros和EMIB结合在一起，该技术通过EMIB连接多个3D Foveros芯片，从而使Intel能够制造出比任何单片处理器都大得多的标线片尺寸的芯片，并可以扩展芯片设计比以前广泛得多。

　　英特尔已经超越了Co-EMIB，朝着称为Omni-Directional Interconnect的新标准迈进。使用诸如硅通孔之类的现有方法将芯片堆叠在彼此之上的问题之一是，您可以通过如此细小的导线推动的功率有限。ODI使用更厚的通孔进行供电，同时在部署3D面对面接合时提供与Foveros相同的功能。

     ODI可用于以多种配置连接小芯片，包括其中一个芯片被部分掩埋并充当其他两个芯片之间，完全掩埋甚至两个稍微重叠的芯片之间的桥梁的场景，而在它们之间使用ODI可以使芯片更厚电源支柱，可以将芯片紧密地封装在一起。

　　集成3D处理器堆栈的能力提出了另一种提高硅密度的方法，该方法与“经典”（专门针对晶体管的摩尔定律概念）完全脱钩。随着EUV的推出，传统的单片比例缩放将继续在7nm处进行，然后在5nm及以后进行，但这并不是Intel期望在密度和性能上不断进行代代改进的唯一领域。

　　推动英特尔未来摩尔定律扩展的改进不仅是由工艺节点的缩小或光刻技术的改进所驱动，而是由参与设计过程不同部分的多个工程团队之间的协作所驱动。在这里，英特尔作为集成设备制造商（IDM）的独特地位是一个优势。由于英特尔生产自己的产品，因此设计英特尔处理器未来版本的设计团队与将要制造这些部件的工厂工程师之间有着密切的合作。我们可以选择调整体系结构以更好地匹配流程节点的功能，或者微调节点以匹配我们要在给定体系结构中提供的功能。

　　无可否认，我们在行业中面临着重大挑战，但是摩尔定律的未来将值得期待。