台积电3D Fabric技术最新进展
2021-11-05
来源：半导体行业观察
TSMC 3D Fabric 先进封装技术涵盖 2.5D 和垂直芯片堆叠产品，如下所示。
集成扇出 （Integrated FanOut：InFO） 封装采用重组（reconstituted）晶圆，由面朝下嵌入的die组成，周围环绕着模塑料（molding compound）。
再分布互连层 （Redistribution interconnect layers：RDL） 制作在环氧树脂（epoxy ）硅片上。（InFO-L 指的是嵌入 InFO 封装中的芯片之间的硅“桥式小芯片”（bridge chiplet），用于改善 RDL 金属化间距上的芯片间连接。）
2.5D CoWoS 技术利用微凸点连接将芯片（通常还有高带宽内存堆栈）集成到中介层上。最初的 CoWoS 技术产品（现在是 CoWoS-S）使用硅中介层和相关的基于硅的光刻技术进行 RDL 制造；硅通孔 （TSV） 提供与封装凸点的连接。硅中介层技术提供了更高的互连密度，这对于高信号数 HBM 接口至关重要。最近，台积电推出了一种有机中介层 （CoWoS-R），可在互连密度与成本之间进行权衡。
3D SoIC 产品利用芯片焊盘之间的混合键合提供垂直集成。die可以面对面或面对背配置。TSV 通过（减薄）die提供连接。
InFO 和 CoWoS 产品已大批量生产数年。CoWoS 开发中的最新创新涉及将最大硅中介层尺寸扩展到大于最大掩模版尺寸，以容纳更多die（尤其是 HBM 堆栈），将 RDL 互连缝合在一起。
在接下来的文章中中，台积电分享了 SoIC开发的相关内容。
芯片测试芯片
台积电分享了最近的 SoIC 资格测试工具的结果，如下所示。
使用的配置是 （N5） CPU 裸片与 （N6） SRAM 裸片在面对背拓扑中的垂直接合。（事实上，一家主要的 CPU 供应商已经预先宣布了一个使用台积电的 SoIC 连接到 CPU 的垂直“最后一级”SRAM 缓存芯片的计划，将于 2022 年第一季度上市。）
SoC设计流程
台积电展示了垂直芯片集成的高级设计流程，如下图所示。
该流程需要同时关注自上而下的系统划分为单独的芯片实施，以及对复合配置中的热耗散的早期分析，如上所述。
热分析的讨论强调了 BEOL PDN 和互连的低热阻路径与周围电介质相比的“chimney”特性，如上所示。具体而言，台积电与 EDA 供应商合作提高 SoIC 模型离散化技术的准确性，在最初通过粗网格分析确定的特定“热点”区域应用更详细的网格。
TSMC 还提出了一种方法建议，将热分析结果纳入 SoIC 静态时序分析 derate 因子（timing analysis derate factors）的计算中。就像片上变化 （on-chip variation：OCV） 取决于（时钟和数据）时序路径跨越的距离一样，SoIC 路径的热梯度是一个额外的 derate 因子。TSMC 报告说，路径的片上温度梯度通常为 ~5-10C，并且温度的小平坦 derate 时序裕度就足够了。对于 SoIC 路径，~20-30C 的大梯度是可行的。对于温差较小的路径，覆盖此范围的平坦降额将过于悲观——应使用 SoIC 热分析的结果来计算降额因子。
芯片测试
IEEE 1838 标准化工作与 die-to-die 接口测试（链接）的定义有关。
与用于在印刷电路板上进行封装到封装测试的芯片上边界扫描链的 IEEE 1149 标准非常相似，该标准定义了每个芯片上用于堆栈后测试的控制和数据信号端口。该标准的主要重点是验证在 SoIC 组装过程中引入的面对面键合和 TSV 的有效性。
台积电表示，这个定义对于 SoIC 芯片之间的低速 I/O 已经足够了，但是高速 I/O 接口需要更广泛的 BIST 方法。
用于 SoIC 的 TSMC Foundation IP – LiteIO
TSMC 的库开发团队通常为每个硅工艺节点提供通用 I/O 单元 （GPIO）。对于 SoIC 配置中的 die-to-die 连接，驱动程序负载较少，台积电提供了“LiteIO”设计。如下图所示，LiteIO 设计侧重于优化布局以减少寄生 ESD 和天线电容，从而实现更快的裸片之间的数据速率。
EDA 支持
下图列出了最近与主要 EDA 供应商合作为 InFO 和 SoIC 封装技术开发的关键工具功能。
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概括
台积电继续大力投资2.5D/3D先进封装技术开发。最近的主要举措集中在 3D SoIC 直接芯片贴装的方法论上——即分区、物理设计、分析。具体来说，早期热分析是一个强制性步骤。此外，台积电还分享了他们的 SoIC eTV 认证测试芯片车辆的结果。2022 年将见证 3D SoIC 设计的快速出现。
