中文引用格式： 江晨阳，杨俊浩，汪柏康，等. 应用于JESD204B/C的高速宽频带可编程分频器[J]. 电子技术应用，2025，51(12)：49-55.
英文引用格式： Jiang Chenyang，Yang Junhao，Wang Baikang，et al. High speed wide band programmable frequency divider for JESD204B/C[J]. Application of Electronic Technique，2025，51(12)：49-55.
引言
近年来，随着模数转换器(Analog-to-Digital Converter, ADC)的采样速率突破吉比特每秒量级，传统基于低压差分信号(Low-Voltage Differential Signaling, LVDS)的并行接口已难以满足高速数据传输需求。与此同时，现场可编程门阵列(Field-Programmable Gate Array, FPGA)在数据处理能力方面的显著提升，使得多通道ADC与FPGA间的高速数据同步传输问题愈发凸显。在此背景下，固态技术协会提出的JESD204B接口协议为上述技术瓶颈提供了创新解决方案。该协议的核心优势体现在三个方面：首先，其采用高速串行链路架构，支持多通道吉比特每秒级数据传输，有效解决了传统并行接口的同步传输瓶颈；其次，通过减少物理引脚数量，显著优化了印刷电路板布局设计；再者，其标准化的分层协议架构增强了系统集成度与可扩展性。这些技术特性使得JESD204B接口在高速数据采集系统中展现出卓越的工程适用性，目前已逐步取代传统LVDS接口，成为ADC与FPGA间高速互连的主流解决方案[1-2]。
SYSREF是JESD204B/C标准中用于系统级同步的全局参考信号，其频率通常需与系统主时钟(Device Clock)成整数分频关系，且需满足JESD204B/C协议规定的子类(Subclass)要求(如Subclass 1/2需周期性SYSREF)。当多个设备共享同一时钟源时，需在各自芯片内生成相位一致的SYSREF[3]，避免因传输延迟导致的同步偏差。因此需要采用分频器将高频系统时钟(Device Clock)转换为符合协议规范的SYSREF频率，且需要确保分频器的可编程分频比特性以支持精确控制SYSREF脉冲的触发间隔。其设计直接影响JESD204B/C系统的同步精度和可靠性，尤其在高速、多通道场景中尤为关键[4-5]。
本文基于0.18 μm SiGe BiCMOS工艺设计了一款高频率宽频带可编程信号发生器。其中分频器部分采用CML结构设计，工作频率范围为300 MHz~16 GHz，分频比范围为2~16 380。
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作者信息：
江晨阳，杨俊浩，汪柏康，蒋颖丹
（中国电子科技集团公司第五十八研究所，江苏 无锡 204135）
