一种基于65-nm CMOS工艺的0.41 THz全集成放大倍频链路设计-AET-电子技术应用

一种基于65-nm CMOS工艺的0.41 THz全集成放大倍频链路设计

电子技术应用

杨刘君1，龚琛凯1，2，郭开喆3，李帅帅1，邹冰清1

1.南京国博电子股份有限公司；2.南京电子器件研究所；3.东南大学信息科学与工程学院

摘要： 采用65-nm CMOS工艺，设计了一款工作于0.41 THz的全集成放大倍频链路。该链路采用正交信号驱动的两路功率合成及两级级联倍频架构，通过级间直接耦合省去200 GHz频段巴伦，降低了高频插入损耗。第一级倍频器兼具倍频与功率合成功能，可为第二级倍频器提供较高的驱动功率，从而避免使用效率较低的200 GHz放大器。此外，通过调控变压器中心抽头阻抗实现谐波阻抗优化，在提高倍频转换增益的同时，减少了传统输入匹配网络引入的损耗。在测试中，芯片在5 dBm、103.75 GHz信号的驱动下，在415 GHz频率下实现9.7 dBm的EIRP和-7.8 dBm的辐射功率。芯片的功耗为354 mW。

关键词： 太赫兹本振链路二倍频器 CMOS

中图分类号：TN432 文献标志码：A DOI: 10.16157/j.issn.0258-7998.268675
中文引用格式： 杨刘君，龚琛凯，郭开喆，等. 一种基于65-nm CMOS工艺的0.41 THz全集成放大倍频链路设计[J]. 电子技术应用，2026，52(10)：83-89.
英文引用格式： Yang Liujun，Gong Chenkai，Guo Kaizhe，et al. A 0.41-THz fully integrated amplifier-frequency multiplier chain in 65-nm CMOS[J]. Application of Electronic Technique，2026，52(10)：83-89.

A 0.41-THz fully integrated amplifier-frequency multiplier chain in 65-nm CMOS

Yang Liujun1，Gong Chenkai1，2，Guo Kaizhe3，Li Shuaishuai1，Zou Bingqing1

1.Nanjing Guobo Electronics Co.， Ltd.；2.Nanjing Electronic Device Institute；3.School of Information Science and Engineering

Abstract： This paper presents a 0.41-THz fully integrated amplifier-frequency multiplier chain implemented in 65-nm CMOS technology. The proposed signal source employs a two-stage cascaded frequency multiplier architecture driven by quadrature signals with two-way power combining. Direct coupling between the two multiplier stages eliminates the need for a 200-GHz balun, thereby reducing high-frequency insertion loss. In addition, the first-stage frequency multiplier integrates both frequency multiplication and power combining, providing sufficient drive power for the second-stage multiplier without relying on inefficient 200-GHz amplifiers. Furthermore, harmonic impedance optimization is achieved by controlling the impedance at the center tap of the transformer, which enhances the conversion gain while avoiding the additional loss introduced by the input matching network required in conventional harmonic impedance control techniques. During measurement, when driven by a 103.75 GHz input signal with an input power of 5 dBm, the chip achieves an EIRP of 9.7 dBm and a radiated power of -7.8 dBm at 415 GHz. The chip consumes 354 mW of DC power.

Key words : Terahertz；LO chain；frequency doubler；CMOS

引言

随着第六代移动通信（6G）及高分辨率雷达探测技术的飞速发展，太赫兹频段因其丰富的频谱资源成为研究热点[1-2]。然而，太赫兹信号面临严重的路径损耗，对收发机芯片中本振信号的输出功率与频谱纯度提出了极高要求[3]。

在硅基工艺下实现太赫兹高功率信号生成，受到根本性器件物理制约。CMOS（互补金属氧化物半导体）晶体管的可用增益在太赫兹频率急剧滚降，导致难以在太赫兹频率实现信号放大[4]。因此，采用“低频高功率放大、高频倍频”的放大器-倍频器链架构，已成为太赫兹本振信号生成的主流技术路线[5-7]。

近年来，倍频链已成为300~500 GHz集成信号源的重要实现方式。Prabhu等采用0.13 μm SiGe工艺实现300 GHz ×9倍频链，最高输出功率达9.6 dBm[8]；Starke等基于90 nm SiGe工艺实现303.4~410.1 GHz宽调谐差分信号源[9]；Mangiavillano等则利用×24倍频链产生约480 GHz信号，并完成FMCW雷达收发机集成[10]。这些工作验证了多级倍频链在太赫兹信号产生中的可行性，但其转换效率、输出功率和级间匹配仍需进一步优化。本文基于65-nm CMOS工艺，提出了正交信号驱动的双路功率合成两级级联倍频架构，设计了0.41 THz全集成放大倍频链路。该链路采用100 GHz频段输入，经两级二倍频实现四倍频输出。核心电路包括：高精度正交差分耦合器、三级中和电容差分功率放大器、基于二次谐波源阻抗调控的二倍频器以及片上天线。

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作者信息：

杨刘君1，龚琛凯1，2，郭开喆3，李帅帅1，邹冰清1

（1.南京国博电子股份有限公司，江苏南京 211100；

2.南京电子器件研究所，江苏南京 210016；

3.东南大学信息科学与工程学院，江苏南京 211189）

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