| 一种基于65-nm CMOS工艺的0.41 THz全集成放大倍频链路设计 | |
| 所属分类：技术论文 | |
| 上传者：wwei | |
| 文档大小：2949 K | |
| 标签： 太赫兹 本振链路 二倍频器 | |
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| 文档介绍：采用65-nm CMOS工艺，设计了一款工作于0.41 THz的全集成放大倍频链路。该链路采用正交信号驱动的两路功率合成及两级级联倍频架构，通过级间直接耦合省去200 GHz频段巴伦，降低了高频插入损耗。第一级倍频器兼具倍频与功率合成功能，可为第二级倍频器提供较高的驱动功率，从而避免使用效率较低的200 GHz放大器。此外，通过调控变压器中心抽头阻抗实现谐波阻抗优化，在提高倍频转换增益的同时，减少了传统输入匹配网络引入的损耗。在测试中，芯片在5 dBm、103.75 GHz信号的驱动下，在415 GHz频率下实现9.7 dBm的EIRP和-7.8 dBm的辐射功率。芯片的功耗为354 mW。 | |
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