| DE2_实验练习解答—lab6_Adders_Subtractors_and_Multipliers_[Veriglog]_[Digital_logic] | |
| 所属分类：解决方案 | |
| 上传者：hbcxzcj | |
| 文档大小：579 K | |
| 标签： Altera Verilog Quartus II | |
| 所需积分：0分积分不够怎么办？ | |
| 文档介绍：这部分，很简单，由2的补码表示可知，减法运算变为加法，只需要在part I加一个控制信号add_sub,并将其作为cin，当其为1时，即为减法。 | |
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