并行CRC-32校验码生成算法研究及其实现AET-电子技术应用-最丰富的电子设计资源平台

并行CRC-32校验码生成算法研究及其实现
所属分类：技术论文
上传者：aet
文档大小：1592 K

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文档介绍：在分析串行结构CRC生成算法的基础上，提出了一种高效的8bit并行CRC-32校验码生成算法。利用该算法在特定FPGA芯片上实现了任意字节的CRC-32校验码的生成模块，该模块仅占用93个逻辑单元，最高数据吞吐量可达2 400Mbps。
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