基于高速串行BCD码除法的数字频率计的设计AET-电子技术应用-最丰富的电子设计资源平台

基于高速串行BCD码除法的数字频率计的设计
所属分类：技术论文
上传者：aet
文档大小：201 K

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文档介绍：介绍了在FPGA芯片上实现数字频率计的原理。对各种硬件除法进行了比较，提出了高速串行BCD码除法的硬件算法，并将其应用在频率计设计中。
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