基于FPGA的规则(3,6)LDPC码译码器AET-电子技术应用-最丰富的电子设计资源平台

基于FPGA的规则(3,6)LDPC码译码器
所属分类：参考设计
上传者：aet
文档大小：315 K
标签： FPGA
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文档介绍：基于软判决译码规则，采用完全并行的解码结构，使用Verilog硬件描述语言，在Xilinx公司的FPGA（Virtex-2 xcv1000）上实现了码率为1/2、帧长为20bit的规则（3,6）LDPC码的译码器，最大传输速率可达20Mbps。对LDPC码的实际应用具有重要的推动作用。
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