0 引言

    随着CMOS技术进入纳米级工艺，金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field-Effect Transistor，MOSFET)不断逼近其物理极限(如短沟道效应)，芯片的集成度和功耗面临着极大的挑战^[1-2]。多值逻辑作为高信息密度集成电路的主要理论基础，为解决这一问题提供了新的方案^[3]。在传统的数字电路中最常用的是二值逻辑，而二值逻辑的信息携带量少，布线面积大，互连线带来的时延占总时延的60%以上^[4]。相比于二值逻辑，三值逻辑电路可以减少门的个数和信号线的数量，因此使用三值逻辑电路可有效降低芯片复杂度并提高性能^[5]。

    三值存储器的存储信息量高，相同数量的SRAM单元，三值的存储信息量约为二值的1.585倍^[6]，因此在设计相同容量的存储器时，所需存储单元和互连线数量更少。然而由于纳米级工艺下MOSFET的短沟道效应和其不易改变的阈值电压，导致传统的CMOS工艺设计结构简单、性能优越的存储器较为困难^[5]。

    碳纳米管(Carbon Nanotube，CNT)因其独特的结构和优越的物理特性而被应用到各个领域当中，其中由碳纳米管构成的碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor，CNFET)应用到集成电路设计领域具有许多优良的特性，如近弹道传输和极低的截止电流等^[7]，因此有望取代MOSFET成为集成电路设计的主要器件。此外，CNFET的阈值电压可以通过调节CNT的尺寸来改变，非常适合用于设计多值逻辑电路。鉴此，本文首先利用多值逻辑理论和文字运算设计三值缓冲器；然后利用该三值缓冲器构建三值SRAM电路；最后对所提SRAM电路进行计算机仿真，并分析其性能。

1 三值文字运算电路

    三值文字运算是三值代数中的基本运算，具有辨别0，1，2三种情况的功能，三值代数中的文字—与—或三种基本运算可以还原到二值代数中的非—与—或基本运算，从而达到理论上的统一^[8]，故三值文字运算电路是三值逻辑的基本单元电路。三值文字运算的定义^[9]如式(1)所示，其真值表如表1所示。

    其中，⁰x⁰为文字0运算，¹x¹为文字1运算，²x²为文字2运算。文字0和文字2运算电路是常见的文字运算电路，而文字1运算电路通常由三个文字运算之间存在互斥与互补的约束关系，通过文字0和文字2非运算电路得到。文字0和文字2非运算电路结构分别如图1所示，文字1运算电路的表达式如式（2）所示。

    由上式可知文字1电路需要两个文字0电路、一个文字2非电路和一个二值与门，因此电路结构复杂。运用开关信号理论^[8]，并结合对表1的分析，可得结构更为简单的文字1电路开关级表达式：

2 三值SRAM电路

    传统SRAM的存储由交叉耦合反相器实现，数据的写入读出由读写控制管控制。而本文使用三值缓冲器作为静态随机存储器的基本存储单元可以避免直流通路的产生。

2.1 三值缓冲器设计

    利用文字0、文字1和文字2非运算电路设计基于CNFET的三值缓冲器，其开关级表达式如式(4)所示。

    由式(4)结合文字运算电路可得三值缓冲器结构，如图3所示。工作过程如下：当x=0时，P1、P2、P4导通，N1、N2、N4断开，节点A、B均为高电平，N3、N6导通，P3、P5断开，节点C为低电平，N5断开，此时x_re经N6与地相连，故x_re=0；当x=1时，N1、P4、P2导通，P1、N2、N4断开，节点A为低电平、节点B为高电平，N3、N6、P5断开，P3导通，节点C为高电平，N5导通，此时x_re经N5与VDD/2相连，故x_re=1；当x=2时，N1、N2、N4导通，P1、P2、P4断开，节点A、B均为低电平，N3、N6断开，P3、P5导通，节点C为低电平，N5断开，此时x_re经P5与VDD相连，故x_re=2。

2.2 三值SRAM电路设计

    存储单元的设计需满足数据写入线WBL上的电压可以刷新存储节点的数据，并且存储节点上的数据可以对数据读出线RBL进行充放电以改变其电压。将图3所示三值缓冲器的输入端和输出端通过传输门相连接控制反馈回路，并结合读写传输门，可得到基于CNFET的三值SRAM电路，如图4所示。其中，P1、P3、P8的阈值电压为-0.557 V，P5的阈值电压为-0.427 V，P2、P4、P6、P7的阈值电压为-0.293 V，N2、N3、N4、N9的阈值电压为0.557 V，N5、N6的阈值电压分别为0.427 V，N1、N7、N8的阈值电压为0.293 V。三值SRAM的工作过程分三个阶段：数据写入、数据读出和数据保持。

2.3 写/读操作

    所设计的三值SRAM电路工作过程如下：数据写入时，WL和RLB为逻辑值“2”，WLB和RL为逻辑值“0”，P6、N7导通，P8、P9、N7、N8断开，WBL与节点QR相连，QR上的数据与WBL的数据保持一致，此时反馈回路断开，当WBL为逻辑值“0”时，P1、P2、N3导通，A=B=2，C=0，N6导通，P5、N5断开，节点Q经N6放电至低电平，即逻辑值“0”；当WBL为逻辑值“1”时，N1、P2、N3导通，B=C=2，A=0，N5导通，P5、N6断开，节点Q经N5充电至中间电平，即逻辑值“1”；当WBL为逻辑值“2”时，N1、N2、P3、P4导通，A=B=0，C=2，P5导通，N5、N6断开，节点Q经P5充电至高电平，即逻辑值“2”。数据写入操作的仿真波形如图5所示。

    数据读出时，WL和RLB为逻辑值“0”，WLB和RL为逻辑值“2”，P7、P8、N8、N9导通，P6、N7断开，反馈回路导通，SRAM中保持的数据通过P8、N9所构成的传输门读出到数据读出线RBL，读操作的仿真波形如图6所示。

    数据保持时，WL和RL为逻辑值“0”，WLB和RLB为逻辑值“2”，P7、N8导通，P6、N7、P8、N9断开,此时反馈回路导通，节点QR与节点Q经P7和N8所构成的传输门相连：若存储的数据为逻辑值“0”，则P1、P2、P4、N3、N6导通，其余管子断开，使得内部存储的数据保持在逻辑值“0”；若存储的数据为逻辑值“1”，则P2、P3、P4、N1、N5导通，其余管子断开，使得内部存储的数据保持在逻辑值“1”；若存储的数据为逻辑值“2”，则P3、P5、N1、N2、N4导通，其余管子断开，使得内部存储的数据保持在逻辑值“2”。

3 实验结果与分析

    所提三值SRAM电路利用HSPICE进行仿真，工艺库采用斯坦福大学32 nm CNFET标准模型库^[10]，标准工作电压为0.9 V。逻辑值“0”，“1”，“2”对应的电压分别为0 V，0.45 V，0.9 V。

    通过对文献[11]、文献[12]以及本文所提出的三值SRAM电路的延时与静态功耗进行分析，结果如表2所示。由表2可以看出，所提出的三值SRAM电路与文献[11]相比，写延时平均减少49.2%、功耗平均降低97.4%；与文献[12]相比，写延时平均减少85.4%，读延时平均减少93.1%，功耗平均降低98.9%。其中功耗的降低是由于文献[11]中逻辑值“1”的产生和维持是通过两个尺寸相同的P型CNFET和N型CNFET分压得到，此时VDD与地之间会有电流产生；文献[12]中逻辑值“1”是由常导通的N型CNFET得到，因此当SRAM电路维持逻辑值“2”或“0”时，VDD/2与VDD或地之间形成通路，从而产生较大的短路电流，而本文提出的三值SRAM电路在维持不同逻辑值时导通不同支路，因此VDD、VDD/2和地之间不会形成通路，从而降低了功耗。

4 结论

    本文提出了一种基于三值文字运算的碳纳米场效应晶体管SRAM电路。与传统存储单元电路结构不同，所提SRAM电路采用三值缓冲器作为基本存储电路，运用传输门隔离技术，提高了SRAM电路的写入速度，同时采用独立电源消除直流通路，降低了电路功耗。计算机验证结果表明，所提三值SRAM电路具有高速低功耗的特性。

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作者信息:

康耀鹏，汪鹏君，李  刚，张跃军

（宁波大学 电路与系统研究所, 浙江 宁波315211）