0 引言

    随着CMOS工艺和集成电路技术的发展，电路的微型化给人们的生活带来极大的方便，同时对高集成度和低功耗等特性提出更高的要求。特别是高集成度问题，由于特征尺寸缩小使得单位芯片面积上集成的元件数目急剧增加，集成电路的特征尺寸已经进入纳米量级。在超大规模集成电路(Very Large Scale Integration，VLSI)中，有70%以上的硅片面积用于布线，进一步制约集成度的提高^[1]。在纳米量级下，互连线寄生效应带来的门延时、互连线串扰、功耗增加等问题变得更加严重，而多值逻辑(Multi-Valued Logic，MVL)电路的特性为解决这些问题提供了新的途径。多值逻辑突破了传统二值逻辑信号取值 “0”、“1”的限制，如多值逻辑最小基的三值逻辑，其信号可取值“0”、“1”和“2”，因此多值逻辑电路单线信息携带量高，空间或时间利用率充分，有效地降低芯片的布线面积，提高电路的集成度^[2]。

    多值存储单元存储信息量高，0.631n位的三值存储器与n位的二值存储器存储的信息量相同^[2]，设计相同容量存储器，需要芯片面积更小，电路功耗更低。但随着电路集成度的提高，互连线寄生效应也来越明显，从而将降低利用金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)设计的三值存储器的稳定性。然而CNFET化学性质稳定、栅压调制便捷，以及漏电流小等优良特性^[2]，使得它具有取代传统CMOS工艺的可能。且近年来，CNFET也逐渐被应用到集成电路设计领域。本文通过对CNFET的物理特性与多值逻辑理论的分析，利用不同阈值电压的CNFET设计三值静态SRAM，并分析其功耗及稳定性。

1 碳纳米场效应晶体管

    CNFET是由半导体型单壁碳纳米管(Single Walled Carbon Nanotube，SWCNT)构成^[3]。单壁碳纳米管是由一层石墨稀片沿某一轴向卷成的直径为纳米量级的中空圆柱。SWCNT制造过程简单，其特性取决于沿管轴卷曲的螺旋角。螺旋角可以由手性矢量来表示，手性矢量是由一个整数对(n，m)来表示^[3]。根据n和m的取值情况，可以将碳纳米管分为金属型碳纳米管和半导体型碳纳米管。当n=m或n-m=3i时，碳纳米管为金属型，其它情况为半导体型，其中i为整数。碳纳米管的直径D_CNT，可用如下公式^[4]计算：

其中a₀为石墨稀片中碳-碳键长，通常a₀=0.142 nm。图1(a)为CNFET的正视图，与传统的MOSFET模型类似，有栅极、源极、漏极、基极4个端口。随着栅极电位的变化，CNFET将导通或截止。图1(b)为CNFET的俯视图，栅极下方沟道区域为未掺杂的本征碳纳米管，栅和源/漏极之间为重掺杂碳纳米管，以保证导通电阻较小。根据掺杂物质的不同，可以将CNFET分为P型和N型两类。

    本征碳纳米管导通的阈值电压V_th为半带隙的一阶近似，它是直径的反函数^[4]：

其中a为碳原子与碳原子之间的距离，通常a=2.49 ，V_π=3.033 eV为碳-碳键中的π键的键能，e为元电荷，D_CNT为碳纳米管的直径。手性矢量为(19，0)的碳纳米管直径为1.487 nm，由公式(2)可知其阈值电压为0.293 mV。随着手性矢量的改变，CNFET的阈值电压也将改变。假定手性矢量中m为零，具有不同手性矢量的两个CNFET阈值电压比为：

    表明CNFET的阈值电压与碳纳米管手性矢量成反比。

2 基于CNFET的单端口三值SRAM单元

    传统6 T存储单元中，交叉耦合反相器是存储逻辑值的基本元件，存储逻辑值的读出与写入由读写控制管来实现。存储单元设计需满足以下基本要求：(a)当存储单元保持数据，交叉耦合反相器能稳定保持逻辑值；(b)当存储单元写入或读出数据，位线的电压能更新存储节点的数据、同时存储节点的数据也能改变位线电压。类比传统二值存储单元的设计，三值SRAM需包含交叉耦合三值反相器。图2为三值反相器^[1]，需两个电源电压Vdd和Vddl。定义Vdd对应逻辑值 “2”、Vddl对应逻辑值“1”、接地对应逻辑值“0”。N2管驱动能力弱于N1管和P1管，N2管栅极接Vdd，处于弱导通状态。当输入端IN为高电平Vdd时，N1管导通、P1管关闭，输出端OUT放电到0。当输入端IN为Vddl时，N1和P1管都关闭，输出端OUT维持原来的电平Vddl不变，输出逻辑值“1”。当输入端IN为0时，N1管关闭、P1管导通，输出端OUT充电到Vdd，输出逻辑值“2”。

    将两个三值反相器交叉耦合，结合读写控制管，可得单端口读写三值SRAM，如图3所示，可以存储逻辑值“0”、“1”和“2”。其中一个反相器连接T1管，另一个反相器连接T10管，通过控制T1与T10的栅极电压来实现SRAM的写操作。节点Q_B通过T8、T9管和传输门与位线相连，控制传输门的导通与关闭，读取三值SRAM节点Q的数据。由式(1)和式(2)可知，N型CNFET中T1和T10的阈值电压为0.293 V；T2、T7、T9和T11的阈值电压为0.557 V；T4和T5的阈值电压为0.428 V。P型CNFET中T3、T6、T8和T12的阈值电压为-0.557 V。单端口读写三值SRAM的工作过程分为3个阶段：数据保持、读取数据和写入数据阶段。数据保持阶段如下：(a)当三值SRAM保持逻辑值“0”，将W、R和W_B、R_B分别接入低电平和高电平，T1导通，T10、T11和T12截止，将交叉耦合的反相器与位线BL断开。由于T4、T5栅极接入Vdd=0.9 V，T4、T5处于常导通状态。T2、T6导通，T3、T7截止，则节点Q和Q_B的电压分别为0 V和0.9 V。(b)当三值SRAM保持逻辑值“1”，交叉耦合的反相器与位线BL断开，由于T4、T5导通，T2、T3、T6和T7截止，则节点Q和Q_B的电压都为Vddl=0.45 V。(c)当三值SRAM保持逻辑值“2”，交叉耦合的反相器与位线BL断开，由于T4、T5导通，T3、T7导通，T2、T6截止，则节点Q和Q_B的电压分别为0.9 V和0 V。

2.1 读操作

    三值SRAM读取数据的操作过程如下：在读取数据前将位线BL预充电到Vddl=0.45 V。(a)当SRAM存储的数据为“0”(即节点Q为“0”)，Q_B节点电压为Vdd。此时，T8管关闭、T9管导通，控制信号R和R_B分别为高电平和低电平，使传输门导通。将T9管接地信号读取为逻辑值“0”，位线BL的电压放电到0。(b)当SRAM存储的数据为“1”(即节点Q为“1”)，Q_B节点电压为Vddl。此时，T8、T9管同时关闭，控制信号R和R_B分别为高电平和低电平，使传输门导通。由于T8、T9管的关闭，位线BL保持原来的预充电电压Vddl不变，读取的数据为“1”。(c)当SRAM存储的数据为“2”(即节点Q为“2”)，此时，T8管导通、T9管关闭，控制信号R和R_B分别为高电平和低电平，使传输门导通。将T8管接Vdd，读取逻辑值“2”，位线BL被充电到Vdd。图4为读操作的HSPICE仿真结果，与理论分析完全一致，证明了三值SRAM的读操作功能正确。

2.2 写操作

    SRAM的写操作是将位线BL上的数据写入到交叉耦合的反相器中，迫使SRAM节点Q上的数据与BL上的数据一致。T2-T4组成的反相器连接T1管，在写入数据时，将T1管关闭，切断两个反相器的交叉耦合，提高写操作的稳定性。写入数据的操作过程如下：当W、W_B分别为高电平和低电平时，位线BL上的数据将写入交叉耦合的反相器。W_B为低电平时T1管关闭，T2-T4组成的反相器停止工作，切断两个反相器的交叉耦合，使BL上的数据更容易写入。当数据写入完成后，W_B为高电平，T2-T4组成的反相器开始工作，两个反相器交叉耦合；同时，W为低电平，使得交叉耦合的反相器与位线BL断开，这样写入的数据得以保持。图5为写操作的HSPICE仿真结果，与理论分析完全一致。证明了三值SRAM的写操作功能正确。

3 实验结果与分析

    采用斯坦福大学的32 nm CNFET标准模型库^[5]，利用HSPICE对单端口三值SRAM进行仿真。标准模型库主要参数为：电源电压Vdd=0.9 V和Vddl=0.45 V，物理沟道长度L_ch=32 nm，本征碳纳米管区弹道散射自由程长度为L_geff=100 nm。

3.1 静态噪声容限

    静态噪声容限(Static Noise Margin，SNM)是衡量存储单元抗干扰能力的一个重要参数。静态噪声容限是指存储单元所能承受的最大直流噪声信号的幅值，若超过这个值，存储结点的状态会发生错误翻转^[6]。SNM可以用蝶形曲线来表示，蝶形曲线是通过反相器的电压传输特性(Voltage-Transfer Characteristic，VTC)曲线和镜像的逆变换的电压传输特性曲线绘制得到。图6是通过HSPICE仿真得到的蝶形曲线。

    与二值SRAM的蝶形曲线相比，三值SRAM的蝶形曲线具有更多的正方形，最小正方形的对角线限定三值SRAM的SNM。图3中T1管不是反相器中的一部分，而是在数据通过T10管写入时，控制两个反相器交叉耦合与否，确保数据有效写入，提高三值SRAM的稳定性和SNM。三值SRAM的数据通过T8和T9管读出，读操作过程中三值SRAM的信号并未与位线相连，而是利用存储的信号控制T8和T9管的导通和关闭，实现数据的输出。避免位线上的电压影响存储节点的状态，提高三值SRAM的稳定性。因此，单端口三值SRAM既提高写入数据的稳定性也提高读取数据的稳定性。

    碳纳米管器件物理特性取决于：碳纳米管的直径、碳纳米管之间的间距和栅极下碳纳米管的数量，这些参数的变化将对CNFET电路的特性产生很大的影响，而CNFET栅氧化层厚度和沟道长度的工艺偏差产生的影响则很小，可以忽略^[7]。实验中对碳纳米管的直径和碳纳米管之间宽度的工艺偏差进行蒙特卡罗仿真，它们服从偏差为10%的高斯分布。

3.2 功耗与延时

    通过对三值SRAM的延迟和功耗进行分析。表1给出了本文提出的三值SRAM的读写延时及存储功耗，并与文章[8]的相应数据进行对比。由表1可以发现本文所提出的三值SRAM的写延时比文章[8]至少减少24%，而读延时至少减少36%。表中“—”是由于本文读操作时，位线BL预充电到“1”，而文章[8]对应的预充电为“2”，故此处无读延时。表1同时给出了存储逻辑电平时消耗的平均功耗，当三值反相器输出端逻辑值变化到“0”时，N2和N1管分别传输的Vddl和接地0之间存在输出竞争；同理，当三值反相器输出端逻辑值变化到“2”时，N2和P1管分别传输的Vddl和Vdd之间存在输出竞争，导致了三值SRAM存储逻辑值“0”和“2”的功耗较高的结果。

4 结论

    本文利用碳纳米管的多阈值特性，设计了一种三值单端口SRAM单元。该单元相比二值SRAM不仅提高了存储信息密度，而且减少了芯片布线面积；采用隔离和切断交叉耦合技术，提高了读写数据的稳定性。HSPICE仿真结果表明，三值SRAM单元读写功能正确，与MOSFET的三值SRAM相比，存储逻辑值消耗的平均功耗降低且工作速度提高。蒙特卡罗仿真验证，三值SRAM的SNM较大，且工艺偏差对电路的稳定性影响较小。基于CNFET的单端口三值SRAM单元设计为大容量存储器的设计提供了方向。

参考文献

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[7] 王谦，汪鹏君，龚道辉.基于CNFET的三值脉冲式D触发器设计[J].宁波大学学报：理工版，2016，29(1)：37-41.

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