《电子技术应用》
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基于VSDP-XcitePI的片上耦合干扰的快速验证方法
2018年电子技术应用第8期
陈 钊1,程 亮1,林志强1,庄哲民2, 刘欢艳2
1.深圳市海思半导体有限公司,广东 深圳518129;2.上海楷登电子科技有限公司,上海201204
摘要: 介绍了一种基于VSDP-XcitePI提取片上电源模型并仿真分析片上耦合干扰的快速验证流程,使用XcitePI基于芯片版图对Die上金属层寄生快速准确地提取生成芯片级/宏模块级的RLCK模型/S参数模型,对一款高性能混合信号前端芯片进行数字-模拟间干扰分析,将Die上电源网络及指定关键信号的金属层寄生模型带入全链路联合仿真,较好地复现了测试现象。所分析芯片面积为1.44 mm2,分析精度达到支撑10 μV级的变化量,分析带宽超过5 GHz。此外,介绍了VSDP平台对S参数模型的后处理方法,确保全链路仿真的收敛性和高效率。
中图分类号: TN402
文献标识码: A
DOI:10.16157/j.issn.0258-7998.189016
中文引用格式: 陈钊,程亮,林志强,等. 基于VSDP-XcitePI的片上耦合干扰的快速验证方法[J].电子技术应用,2018,44(8):13-16.
英文引用格式: Chen Zhao,Cheng Liang,Lin Zhiqiang,et al. A fast verification method of on-chip coupling interference based on VSDP-XcitePI[J]. Application of Electronic Technique,2018,44(8):13-16.
A fast verification method of on-chip coupling interference based on VSDP-XcitePI
Chen Zhao1,Cheng Liang1,Lin Zhiqiang1,Zhuang Zhemin2,Liu Huanyan2
1.Shenzhen Hisilicon Technologies CO.,LTD.,Shenzhen 518129,China;2.Cadence Design Systems,Inc.,Shanghai 201204,China
Abstract: This paper describes a fast verification full-chain co-simulation flow based on the VSDP-XcitePI for extracting on-chip power supply models and simulating the effects of on-chip coupling interference. With this flow, XcitePI extracts the RLCK model or S-parameter model for metal layers of on-die power network and signals. This chip-level model together with package model was used in creating a new system-aware test bench to analyze the digital-to-analog interference in a RF AFE IC. The simulation results match well with the test phenomenon. Chip area of the IC used in analysis is 1.44 mm2, the analysis accuracy could support 10 μV variation,and the analysis bandwidth exceeds 5 GHz. In addition. This paper also introduces the flexible S-parameter post-processing flow inside VSDP platform, which ensures the convergence and high efficiency for the full-chain simulation.
Key words : VSDP;Virtuoso;XcitePI;coupling interference;full-chain;co-simulation

0 引言

    随着集成电路设计和先进工艺技术的飞速发展,信号带宽与时钟频率越来越高,模拟IP对噪声串扰越来越敏感,但随着芯片电路规模越来越大,如果将芯片上噪声串扰的影响通过全局后仿真来评估,仿真效率将会很低下,严重限制了噪声串扰问题的分析与迭代收敛。本文介绍了一个基于VSDP-XcitePIVirtuoso System Design Platform,VSDP)[1]对数模混合芯片进行高频噪声串扰分析的仿真方法与流程,利用VSDP流程实现了Virtuoso与Sigrity的联合互通,在VSDP平台内使用XcitePI对混合信号芯片金属层布线进行快速建模,利用BBS(Broad Band SPICE,BBS)进行S参数模型的检查确保收敛性,最后利用SpectreAPS完成全链路仿真。

1 分析场景简介

    一个典型的射频接收前端AFE原理图如图1所示[2],天线信号从Balun输入端RFIN进入,经过LNA放大和混频器MIXER下变频后送入后续的滤波器LPF和模数转换电路ADC,转换成数字信号输出给数字部分电路进行处理[3]

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    测试信号频谱如图2所示,AFE输出基带信号频谱出现了一系列spur,同时在射频输入端口RFIN也观察到spur,这些spur的频率均为61.44 MHz的倍频。61.44 MHz是该芯片中数字电路与数字IO的工作时钟基础频率,因此可以推断是数字部分时钟的高频分量以数模之间噪声串扰的方式导致了spur问题。

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    图3所示为片内数字与AFE之间的电源/地连接关系示意图,其中DVSS2是数字IO ring的地,VSS_ESD是芯片IO ESD ring的全局地,其余电源/地则都是接收AFE各子模块的电源/地。RFIN bump与电源/地之间没有直接连接关系。因此需要量化评估数字IO ring上61.44 MHz的高频分量通过片内电源金属层传递到AFE的模拟电源/地的噪声;还需要量化评估进入模拟电源/地的噪声再通过耦合方式串扰到RFIN bump上的噪声。

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    为了实现上述目的,需要将包含Balun、LNA、MIXER、LO、辅助电路以及AFE IO ring在内的片上电源网络及关键信号金属层寄生参数提取出来,版图面积大约为1.44 mm2,传统后仿真提取寄生的工具存在以下问题:(1)后仿真流程通常仅提取RC寄生,但高频信号耦合分析中还需要包含L、K寄生;(2)RC寄生提取时间将超过2天;(3)如果提取RLCK模型,提取时间成倍增加;(4)生成的模型文件大小预计会超过2 GB,后仿真时间超长。

    而选取VSDP-XciePI完成上述任务,具有以下优点:(1)在版图面积、生成模型的时间、模型规模以及精度这4个方面中获得均衡;(2)在VSDP内可方便地对模型进行后处理;(3)在VSDP内加入封装乃至单板模型,完成全链路仿真,尽可能还原真实环境;(4)由于模型是加载到前仿真中,而无需使用后仿真的方式,从而大大提高仿真效率。

2 Sigrity XcitePI融入VSDP的流程与方法

    在本文中,基于VSDP-XcitePI的片上串扰分析整体流程如图4所示。流程主要分为以下5步:(1)输入件准备;(2)使用XcitePI抽取模型,生成RLCK spice网表模型;(3)可以使用SpectreAPS将RLCK spice网表模型转换成S参数模型;(4)利用BBS对S参数模型进行后处理,保证后续仿真的收敛准确性及收敛速度;(5)代入全链路仿真电路,利用SpectreAPS进行仿真。

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    使用该流程前,全链路前仿真电路中只包含了芯片电路、封装模型、单板模型;使用该流程后,全链路前仿真就可以将芯片电源网络及关键信号的金属层布线寄生带来的阻抗、耦合等影响包含进来了。而且相比于传统的全芯片后仿真,其仿真运行时间和资源开销都要小得多。

2.1 XcitePI提取的输入件准备

    在使用XcitePI开始建模之前,先获取原始GDS文件以及对应工艺的ICT文件。然后需要编写.map文件、.tech文件和circuit_def.ckt。其中.map文件定义了GDS中各层金属及通孔的序号,用于识别各层布线;.tech文件包含待分析版图的所有信息定义,例如ICT文件路径、需要提取的电源、地、信号网络、bump识别定义、需要添加端口的功能模块名称、IO模块名称、相关的decap模块名称以及其他参数设置。circuit_def.ckt文件用来指定功能模块、IO模块和decap模块的电气模型。为方便将XcitePI生成的模型代入前仿真电路,4个功能模块在circuit_def.ckt文件中只定义了subckt name和pin name;而对于前仿真中不会代入实际电路,只需要考虑其等效寄生RC的模块,则可以在circuit_def.ckt中定义这些模块对应的简化等效模型,例如电源IO 模块。提取后XcitePI模型中就包含了IO模块的简化等效模型,后续仿真中就不再需要额外搭建IO电路,对仿真电路搭建和提升仿真速度都有好处。

2.2 利用XcitePI提取片上金属层布线寄生模型

    GDS导入到XcitePI后,需要添加端口的功能模块、IO模块和Decap模块会根据GDS的BBox信息自动识别出来。XcitePI导入的layout如图5所示,显示了AP、M11和M10层,包含4个功能模块、Decap区域和IO ring区域。值得注意的是,XcitePI模型中会自动提取MOM电容的等效模型,所以在仿真电路的Decap模块中不要再加入MOM电容,但要保留MOM电容下方的MOS电容。XcitePI可以自动识别IO ring中的IO cell(circuit_def.ckt中做了定义),仿真电路中同样不需要放入IO cell。

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    为了对比串扰耦合效应的变化,对RFIN bump下方的IO ring版图布线层进行了修改,增大或减小IO ring与RFIN bump的耦合程度,得到如图6所示的两种不同耦合度版图。其中高耦合版本是把金属层面积拓宽,增大与RFIN bump的耦合面积;低耦合版本通过将金属层去掉来减少与RFIN bump的耦合面积。

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3 VSDP-Sigrity平台对S参数模型后处理方法

    XcitePI生成的片上金属层布线RLCK模型中包含大量的R、L、C、K器件,且因为有K元素存在,模型不一定满足无源性要求,所以有可能会导致仿真不收敛或者增加仿真时间。因此,在进入仿真前,可以使用SpectreAPS将RLCK模型转换成S参数模型来提升后续仿真效率。

    转换完成后,可利用VSDP内的BBS对S参数进行检查与修调,以保证仿真收敛性。如图7所示,可检查出在处理前S参数的低频段存在毛刺、突变等,然后利用修调功能,对S参数做平滑、裁剪、内插、强制因果性等处理,经过修调后的S参数在仿真时将体现出更好的收敛准确性和更快的收敛速度。

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4 全链路耦合串扰仿真结果

    图8为仿真所用的全链路前仿真电路,电路中包含前仿真电路RX_AFE_TOP、IO ring和B2B Diode Cell,以及由XcitePI生成的片上金属层布线寄生模型。仿真激励是来自数字部分的噪声源,仿真中为了能更清晰地观察到耦合噪声,噪声源幅度设置为20 mVpp,即-46 dBV,频率为61.44 MHz的50倍频分量,即3 072 MHz。LO时钟频率为5.96 GHz。

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    图9与图10为RFIN以及各电源地的仿真频谱图,其中RFIN频谱上在3.07 GHz处有-98 dBV的spur,因此从数字IO ring到RFIN的隔离度即为(-98 dBV)-(-46 dBV)=-52 dBc;在各个电源地上,同样在3.07 GHz处有大约-100 dBV左右的spur;图11为RX_AFE的输出频谱,虽然3.07 GHz处的spur被电路的输出底噪淹没,但在2.89 GHz处有spur,而2.89 GHz恰好是LO时钟(5.96 GHz)与3.07 GHz串扰噪声的频率差,从而间接证明了数字噪声串扰进入了RF_AFE电路。

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    将仿真结果与测试现象进行比对,数字IO ring中的电源/地噪声频谱显示3.07 GHz处噪声分量约为-48 dBm,按前述仿真得到的-52 dBc隔离度估算,RFIN引脚上的耦合噪声约为-100 dBm;而在测试中在RFIN引脚上的spur约为-94 dBm,因此耦合建模精度约为6 dB,仿真与测试之间的偏差在可接受范围内。

    高耦合、低耦合版图与原始设计版图的仿真对比结果如表1所示,低耦合版图的隔离度增加了4 dB,而高耦合版图的隔离度则减小了3 dB,显示了隔离度向预期方向变化的正确趋势。再次证明了RFIN bump与下方的IO ring布线存在耦合,并且XcitePI抽取的模型准确地反映了变化的趋势。

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5 整体耦合分析效率对比

    VSDP-XcitePI流程与基于传统的后防真流程的效率对比如表2所示,新流程的整体耗时远低于传统后仿真流程。

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    VSDP-XcitePI流程中将RLCK模型转换至S参数耗时较长,可以通过切分扫描分析频段来压缩时间,例如将DC~12 GHz的总频段按每1 000倍频来切分,然后做并行处理,转换时间压缩至1/3,从而大大减少用本流程进行分析所需的时间。

    此外,带XcitePI模型的仿真耗时仅比不带XcitePI模型的仿真耗时增加20%左右,因此仿真耗时没有显著增加。

6 结论

    本文实践的基于VSDP-XcitePI平台的耦合干扰快速验证流程,利用XcitePI提取片上金属层布线的RLCK寄生参数模型,然后利用SpectreAPS将RLCK寄生参数模型转换为S参数模型以提高后续电路仿真速度,再利用VSDP中BBS对S参数模型进行后处理以确保后续电路仿真的收敛准确性与收敛速度,最终将XcitePI模型代入到前仿真电路中,使得在全链路前仿真中就可以将片上金属层布线的RLCK寄生效应考虑进来,能在设计仿真的更早期阶段考虑更加全面的全链路寄生参数效应。本文中分析芯片区域的面积为1.5 mm2,分析精度达到支撑10 μV级的变化量,分析带宽超过5 GHz,仿真与测试现象之间的偏差能达到6 dB以内。实践过程中,该流程的快速建模、快速仿真的效率优势也很明显。本流程适用于大模块、芯片级的片上金属层布线RLCK模型抽取,用于系统级PI/SI耦合干扰分析,适合做宽带趋势仿真评估,因此可以与QRC等后仿真抽取工具形成良好互补。

参考文献

[1] Cadence. New virtuoso system design platform for nextgeneration custom IC and system design[EB/OL].[2018-04-02].https://www.cadence.com.

[2] REGULAGADDA S S,CHARY P,PEERLA R S,et al.A 1.5 mA, 2.4 GHz ZigBee/BLE QLMVF receiver frond end with split TCAs in 180 nm CMOS[C].2016 29th International Conference on VLSI Design and 2016 15th International Conference on Embedded Systems(VLSID),2016.

[3] KEEHR E, HAJIMIRI A.Equalization of IM3 products in wideband direct-conversion receivers[C].2008 IEEE International Solid-State Circuits Conference,2008.



作者信息:

陈  钊1,程  亮1,林志强1,庄哲民2, 刘欢艳2

(1.深圳市海思半导体有限公司,广东 深圳518129;2.上海楷登电子科技有限公司,上海201204)