对于后硅时代的选择，工程师一直致力于把原子厚的二维材料制成晶体管的研究。最著名的是石墨烯，但专家认为，二维半导体（例如二硫化钼和二硫化钨）可能更适合此工作。因为石墨烯缺乏带隙，这种禁带使材料成为半导体。

　　现在，通过将石墨烯和MoS 2结合在一起，研究人员已经制造出一种晶体管，该晶体管的工作电压为常规电压的一半，并且电流密度高于以前开发中的任何最新2D晶体管。这将大大降低基于这些2D器件的集成电路的功耗。

　　“我们能够充分挖掘2D材料的潜力，从而制造出一种在能耗和开关速度方面表现出更好性能的晶体管，”布法罗大学电气工程学教授李华敏在IEDM 2020上说。

　　有趣的是，该设备利用了石墨烯缺乏带隙的优势。在晶体管中，栅电极上的电压将电荷载流子注入到沟道区中，从而在源电极和漏电极之间形成导电路径。常规的硅晶体管和2D MoS 2晶体管利用了从源发出高能“热”电子的优势。对于漏极电流每增加十倍（60 mV /十倍：60 mV/decade），这就设置了60毫伏的基本极限。

　　李说，没有带隙的石墨烯是“冷”电子源。这意味着需要更少的能量将电子跨过沟道区域发送到漏电极。结果：可以更快地接通和断开设备电流。

　　李说：“使用这种独特的机制，我们能够突破切换的基本极限。” 该小组的1纳米厚晶体管仅需29 mV即可实现器件电流10倍的变化。“我们使用较少的电压来切换器件并控制更多的电流，因此我们的晶体管具有更高的能源效率。”

　　研究人员通过在单层MoS 2上堆叠单层石墨烯来制造这种设备。此堆叠区域用作晶体管通道，研究人员将栅电极沉积在顶部。石墨烯单层充当源极，而二硫化钼层充当漏极。

　　而据山东大学的研究人员说，其他冷源材料，例如2D金属和electron-rich，n掺杂的半导体，也可以用于突破60 mV /十年（60 mV/decade）的极限。通过仿真和建模，他们表明，n掺杂石墨烯可以将电压降至24 mV。即使简单地使用n掺杂的硅， 也可以将其降至33 mV。

　　李说，他和他的同事选择MoS 2作为他们的概念验证设备，因为这是研究人员了解并研究了很长时间的2D半导体。台积电的研究人员也在IEDM上发表了有关MoS 2晶体管的最新发现 。

　　这些小组和其他小组不限于此2D材料。他们还使用二硫化钨（WS 2）和黑磷等材料。Buffalo的Li说：“如果其他材料在我们的设备技术中能更好地工作，我们将进行探索。”

　　位于比利时鲁汶的Imec将赌注押在WS 2上，该公司的研究人员认为WS 2应该能生产出性能最高的设备。两年前，imec计划总监Iuliana Radu和她的团队开发了一种在300毫米硅晶圆上放置高质量WS 2 单层的技术。他们现在报告说，他们可以在晶圆级制造WS 2晶体管。他们说：“这项工作为工业上采用2D材料铺平了道路。”

　　硅的继任者：碳纳米管有了新进展

　　得益于研究人员的持续推进，碳纳米管器件现在正在越来越接近硅的能力，最新的进展也在最近举办的IEEE电子器件会议IEDM上揭晓。会上，来自TSMC，加州大学圣地亚哥分校和斯坦福大学的工程师介绍了一种新的制造工艺，该工艺可以更好地控制碳纳米管晶体管。这种控制对于确保在逻辑电路中充当晶体管的晶体管完全关闭时至关重要。

　　近年来，人们对碳纳米管晶体管的兴趣有所增加，因为它们有可能比硅晶体管更进一步缩小尺寸，并提供一种生产电路堆叠层的方法比在硅中做起来容易得多。

　　该团队发明了一种生产更好的栅极电介质（gate dielectric）的工艺。那是栅电极和晶体管沟道区之间的绝缘层。在操作中，栅极处的电压会在沟道区中建立电场，从而切断电流。然而，随着几十年来硅晶体管的规模缩小，由二氧化硅制成的绝缘层必须越来越薄，以便使用较少的电压来控制电流，从而降低了能耗。最终，绝缘屏障非常薄，以至于电荷实际上可以通过它隧穿，从而带来电流泄漏并浪费能量。

　　大约十多年前，硅半导体工业通过切换到新的介电材料二氧化铪（hafnium dioxide）解决了这个问题。与先前使用的二氧化硅相比，该材料具有较高的介电常数（high-k），这意味着相对较厚的高k介电层在电气上等效于非常薄的氧化硅层。

　　碳纳米管晶体管还使用HfO 2栅极电介质。碳纳米管的问题在于，它们不允许在控制按比例缩小的设备所需的薄层中形成电介质。

　　沉积high-k电介质的方法称为原子层沉积。顾名思义，它一次可建造一个原子层的材料。但是，它需要一个开始的地方。在硅中，这是在表面自然形成的原子的原子薄层。

　　碳纳米管不提供这种立足点来开始沉积。它们不会自然形成氧化物层，毕竟二氧化碳和一氧化碳都是气体。纳米管中任何会导致所需“悬挂键”（dangling bonds）的缺陷都会限制其传导电流的能力。

　　到目前为止，在碳纳米管上生长一层薄薄的high-k电介质二氧化铪是不可能的。斯坦福大学和台积电的研究人员通过在它们之间添加中间k介电层解决了这一问题。

　　“形成high-k电介质一直是一个大问题。” 领导这项工作的台积电（TSMC）首席科学家，斯坦福大学教授Philip Wong（黄汉森）说。“因此您必须将比纳米管更厚的氧化物倾倒在纳米管的顶部，而不是在缩小的晶体管中”，黄汉森建议。“要了解为什么这是一个问题，可以想象一下栅极电压的作用，就是试图用脚踩踏来阻止水流过花园软管。如果在脚和软管之间放一堆枕头（类似于厚的门氧化物），则枕头会变得更难”，黄汉森进一步指出。

　　台积电的Matthias Passlack和UCSD的Andrew Kummel教授提出了一种解决方案，将HfO2的原子层沉积与沉积中间介电常数材料氧化铝的新方法结合在一起。Al2O3是使用UCSD发明的纳米雾工艺沉积的。像水蒸气凝结形成雾一样，Al2O3凝结成簇，覆盖纳米管表面。然后可以使用该界面电介质作为立足点开始HfO2的原子层沉积。

　　这两种电介质的综合电学特性使该团队能够构建一种器件，该器件的栅极电介质在宽度仅为15纳米的栅极下的厚度小于4纳米。最终的器件具有与硅CMOS器件相似的开/关电流比特性，并且仿真表明，即使具有较小栅极电介质的较小器件也能正常工作。

　　但是，在碳纳米管器件能够匹配硅晶体管之前，还有很多工作要做。其中一些问题已单独解决，但尚未合并到单个设备中。例如，黄汉神团队设备中的单个纳米管限制了晶体管可以驱动的电流量。他表示，要使多个相同的纳米管完美对齐一直是一个挑战。北京大学彭练矛实验室的研究人员最近成功地使每微米排列250个碳纳米管，这表明解决方案可能很快就会出现。

　　另一个问题是设备的金属电极和碳纳米管之间的电阻，特别是当这些触点的尺寸缩小到接近当今先进硅芯片所使用的尺寸时。去年，黄汉森的一名学生Greg Pitner（现为台积电研究人员和IEDM研究的主要作者）报告了一种方法，可以将一种接触类型（p型）的电阻提高到两倍以下接触的理论极限仅为10纳米。但是，与碳纳米管的n型接触尚未达到相似的性能水平，而CMOS逻辑则需要两种类型。

　　最后，需要掺杂碳纳米管以增加栅极两侧的载流子数量。通过用其他元素替换晶格中的一些原子，可以在硅中完成这种掺杂。这在碳纳米管中是行不通的，因为它将破坏结构的电子能力。相反，碳纳米管晶体管使用的是静电掺杂。在此，有意操纵介电层的成分以将电子捐赠给纳米管或将其抽出。黄汉森表示，他的学生Rebecca Park在该层中使用氧化钼取得了良好的效果。

　　他说：“我们感到非常兴奋，因为我们正在一步一步地将所有这些难题都击倒。” “下一步就是将它们放在一起……如果我们可以将所有这些结合起来，我们将击败硅。”