3-DES IP核的VerilogHDL设计AET-电子技术应用-最丰富的电子设计资源平台

3-DES IP核的VerilogHDL设计
所属分类：参考设计
上传者：aet
文档大小：149 K

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文档介绍：首先介绍了3-DES算法的加密/解密原理，在此基础上，采用流水线技术，设计了一种高速的3-DES加/解密IP核，并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联，为该IP核设计了输入输出控制信号，同时将其下载到FPGA中进行验证，获得了良好的性能。
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