基于JESD204B的1 GS/s、16-bit数据采集系统研究AET-电子技术应用-最丰富的电子设计资源平台

基于JESD204B的1 GS/s、16-bit数据采集系统研究
所属分类：技术论文
上传者：aetmagazine
文档大小：784 K
标签：数据采集系统 JESD204B 确定性延迟
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文档介绍：采用“ADC+FPGA”的架构，设计了1 GS/s、16-bit高速高精度数据采集系统，实现了大动态范围(>1 000倍)信号的单信道测量功能。研究采用周期sysref和脉冲sysref两种模式，分别建立了稳定连接的、具有确定性延迟的JESD204B连接，对比了两种模式下的采样数据频谱差别，结合硬件设计、固件设计的注意事项，推荐采用周期sysref建立JESD204B连接。研究分析采样数据的时域波形和频率谱密度，验证了ADC芯片内部包含4个片上ADC通道的结论。
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