基于Virtuoso的模拟电路版图智能体技术研究AET-电子技术应用-最丰富的电子设计资源平台

基于Virtuoso的模拟电路版图智能体技术研究
所属分类：技术论文
上传者：wwei
文档大小：1367 K
标签：模拟电路版图设计智能体大语言模型
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文档介绍：针对模拟集成电路版图设计耗时长、学习门槛高，以及传统自动化工具易用性差等瓶颈，提出一种基于Cadence Virtuoso平台、依托智能体技术的模拟电路版图生成与交互式优化框架。该框架融合大语言模型驾驭工程技术，可将自然语言指令精准转换为版图设计约束，并搭建约束驱动的自动布局布线工具链，实现从设计意图到版图输出的端到端自动化转换。针对四类典型电路的实验结果表明，自动生成版图的面积平均可节省12.11%，设计效率最高提升48倍。该方法在保障版图质量的同时，显著提升设计效率与工具易用性，为模拟电路版图的自动化设计提供了可行技术路径。
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