【论文集锦】基于Xilinx FPGA的《电子技术应用》优秀论文集锦-AET-电子技术应用

【论文集锦】基于Xilinx FPGA的《电子技术应用》优秀论文集锦

日期： 2018-12-17

作者：《电子技术应用》

关键词： FPGA Xilinx 数据中心 ACAP平台 AI

Xilinx作为FPGA的发明者，创新的基因代代相传。

20多年前，Xilinx创立的无生产线(Fabless)模式可以说是对半导体产业最大的贡献。创新，让Xilinx拥有全球一半以上的市场，提供90%的高端FPGA产品。

在2018年10月XDF北京站上，Xilinx又一次宣布调整产品的架构，从FPGA芯片厂商向平台厂商转型，并发布新的平台——ACAP（Adaptive Compute Acceleration Platform，自适应计算加速平台）以迎接数据中心、AI带来的新机遇。

小编整理了《电子技术应用》近来刊登的基于Xilinx FPGA的技术应用论文，欢迎相关领域研究者参考借鉴！

1、基于FPGA的SRRC滤波及多速率变换

摘要： 为消除通信系统中的码间串扰，提高频带利用率，常采用平方根升余弦滤波器来实现基带信号的成形滤波处理；为实现不同符号率的信号在通信系统中的高速率传输，常采用数字信号处理中的多速率变换技术提高数字信号的采样率。采用平方根升余弦滤波器及半带、CIC、Farrow滤波器级联，基于FPGA实现了一种多速率变换模块。该模块能够实现任意倍数的上采样变换，且通过在线重载升余弦滚降系数，及CIC滤波器、Farrow滤波器上采样倍数，有效节约了FPGA内部资源。在ISE平台采用Verilog编程及IP核调用实现了该SRRC滤波及多速率变换模块，并给出了ModelSim仿真波形及实验结果，验证了其升余弦滚降及变速率特性，有效消除了码间干扰，提高频带利用率。其实现方式简单、高效。

全文链接：http://www.chinaaet.com/article/3000091841

中文引用格式： 杨阳，闫峥，刘民伟，等. 基于FPGA的SRRC滤波及多速率变换[J].电子技术应用，2018，44(10)：41-44.
英文引用格式： Yang Yang，Yan Zheng，Liu Minwei，et al. A Realization of SRRC filter and multi-rate conversion based on FPGA[J]. Application of Electronic Technique，2018，44(10)：41-44.

2、基于FPGA的DDR3六通道读写防冲突设计

摘要： 为了解决期货行情数据加速处理中多个通道同时访问DDR3时出现的数据读写冲突问题，实现了一种基于FPGA的DDR3六通道读写防冲突设计,完成了对单片DDR3内存条的多通道实时访问控制需求。通过ChipScope工具采样结果证明了设计的可行性，提高了并行处理的速度，极大程度地降低了期货行情数据处理中行情计算的时间开销，最高通道速率可达5.0 GB/s以上，带宽利用率可达80%以上，在多通道数据读写应用中具有很高的实用价值。

全文链接：http://www.chinaaet.com/article/3000086048

中文引用格式： 张凤麒，张延彬，王忠勇. 基于FPGA的DDR3六通道读写防冲突设计[J].电子技术应用，2018，44(7)：68-71，80.
英文引用格式： Zhang Fengqi，Zhang Yanbin，Wang Zhongyong. Anti-conflict design for reading and writing of DDR3 six channels based on FPGA[J]. Application of Electronic Technique，2018，44(7)：68-71，80.

3、基于FPGA的HEVC感兴趣区域编码算法研究与设计

摘要： 为了在保证视频质量的前提下降低视频编码码率，基于FPGA并行处理和HEVC视频分块编码的特点，提出一种基于块匹配的高斯背景建模-感兴趣区域(ROI)映射算法，并用于HEVC视频编码。通过基于块匹配的高斯方法建立背景帧后，利用SAD判别准则对视频帧的编码块进行二分类，进而映射到编码树单元(CTU)；然后根据率失真特性对ROI区域和非ROI区域的量化参数进行自适应调整，并进入后续的HEVC编码过程。实验结果表明，在FPGA平台上该算法运行速度高达22 fps@ 1080 p；建模后提取的ROI映射CTU区域变质量编码可得到平均约10%的码率节省，视频质量保持稳定。

全文链接：http://www.chinaaet.com/article/3000085831

中文引用格式： 李申，严伟，夏珺，等. 基于FPGA的HEVC感兴趣区域编码算法研究与设计[J].电子技术应用，2018，44(7)：52-55.
英文引用格式： Li Shen，Yan Wei，Xia Jun，et al. Study and design of region of interest encoding algorithm for HEVC based on FPGA[J]. Application of Electronic Technique，2018，44(7)：52-55.

4、基于三层级低开销的FPGA多比特翻转缓解技术

摘要： 商用现货型FPGA被认为是解决目前空间应用对处理能力需求不断增加的唯一途径，由于其对多比特翻转的敏感性，需要针对空间应用的单粒子效应采取专门的设计加固技术。提出了基于用户逻辑层、配置存储器层和控制层3个层级的容错技术框架。在用户逻辑层，提出了一种新型的低开销的FTR策略用于用户逻辑的错误检测；在配置存储器级，提出了基于模块和帧的动态部分可重构策略用于处理配置存储器的错误；在控制级，以Xilinx ZYNQ片上系统型FPGA为目标，利用其嵌入的硬核处理器进行基于检查点和卷回体制的电路状态保存和恢复。整个容错技术框架在7级流水的LEON3开源器处理器中进行了故障注入的试验验证，试验结果显示在增加85%的LUT资源和125%的触发器资源使用条件下，99.997%注入的故障得到了及时纠正。

全文链接：http://www.chinaaet.com/article/3000080387

中文引用格式： 张小林，丁磊，顾黎明. 基于三层级低开销的FPGA多比特翻转缓解技术[J].电子技术应用，2018，44(4)：61-64，68.
英文引用格式： Zhang Xiaolin，Ding Lei，Gu Liming. Three abstraction levels based low overhead scheme of multiple bit upsets mitigation for FPGA[J]. Application of Electronic Technique，2018，44(4)：61-64，68.

5、基于RO电路变化PUF的FPGA实现

摘要： 现代密码协议规定只有授权参与者才可以获得密钥和访问信息的权限。然而，通过侵入系统泄露密码的方法层出不穷，给现代信息安全造成严重的威胁。对此问题，PUF不可克隆的优点，为信息安全提供了进一步的保障。例如：RO PUF、Arbiter PUF、SRAM PUF。通过把物理信息集成到电路设计从而实现PUF的设计，与现有RO PUF相比，PISO移位寄存器的运用减少了更多的硬件资源。由4位激励能够产生16位随机响应，大大增加了激励响应对的数目，而且通过FPGA测得内部汉明距离是符合要求的。

全文链接：http://www.chinaaet.com/article/3000082241

中文引用格式： 李雪营，李磊，胡剑浩，等. 基于RO电路变化PUF的FPGA实现[J].电子技术应用，2018，44(5)：39-42.
英文引用格式： Li Xueying，Li Lei，Hu Jianhao，et al. Implementation of PUF based on RO circuit[J]. Application of Electronic Technique，2018，44(5)：39-42.

6、一种基于FPGA的低功耗高速解码器设计

摘要： 针对传统编解码算法复杂度高、不易扩展等问题，对自编码神经网络前向传播算法和结构进行了研究，提出了一种以自编码神经网络为编解码算法，以FPGA为实现平台的低功耗高速解码器系统。该系统实现了字符的编解码，同时可被应用于各种多媒体信息的编解码。通过ModelSim仿真，Xilinx ISE实现后进行硬件实测，对计算精度、资源消耗、计算速度和功耗等进行分析。实验测试结果表明，所设计的解码器能够正确完成数据解码功能，算法简洁高效，扩展能力强，系统具有低功耗、速度快等特点，可广泛应用于各种低功耗、便携式产品。

全文链接：http://www.chinaaet.com/article/3000080146

中文引用格式： 周松江，李圣辰，刘明. 一种基于FPGA的低功耗高速解码器设计[J].电子技术应用，2018，44(4)：27-32.
英文引用格式： Zhou Songjiang，Li Shengchen，Liu Ming. A low power and high speed decoder design based on FPGA[J]. Application of Electronic Technique，2018，44(4)：27-32.

7、基于分数低阶协方差谱的频谱感知算法研究及其FPGA实现

摘要： 在对非高斯噪声情况下主用户频谱感知问题的理论研究之上，采用α稳定分布模型描述认知通信系统的非高斯噪声，给出了一种基于分数低阶协方差的感知方法，并采用分数低阶协方差谱对α稳定分布噪声下的主用户信号进行了谱估计,较好地解决了在非高斯噪声情况下传统的功率谱估计性能失效的问题。在此基础上针对FPGA的特性，进一步优化了算法，在FPGA上设计并实现了基于该算法的感知系统。系统利用FPGA产生中心频率为25 MHz、带宽为12.5 MHz的QPSK信号和特征指数为1的α稳定分布噪声作为主用户信号，设计相应的数字信号处理模块，并在此系统中验证了基于分数低阶协方差的感知方法能够有效地从α稳定分布噪声中检测出主信号的存在。该系统运行稳定，可移植性强，适用于不同的主用户频谱检测方案在此系统上进行实现与验证。

全文链接：http://www.chinaaet.com/article/3000078882

中文引用格式： 赵海杨，包亚萍，朱晓梅，等. 基于分数低阶协方差谱的频谱感知算法研究及其FPGA实现[J].电子技术应用，2018，44(3)：43-46.
英文引用格式： Zhao Haiyang，Bao Yaping，Zhu Xiaomei，et al. Research and FPGA implementation of spectrum sensing algorithm based on fractional lower order covariance spectrum[J]. Application of Electronic Technique，2018，44(3)：43-46.

8、基于分段多项式近似的DDFS研究及FPGA实现

摘要： 提出一种直接数字频率合成器(DDFS)的设计方法，采用分段多项式近似的算法模型代替传统的查找表方式，实现相位至余弦幅度的映射。选择拟合余弦函数均方误差最小的两段四阶偶次幂多项式，使在合成信号的无杂散动态范围(SFDR)达到最大(94.98 dBc)。然后基于FPGA实现了相幅映射为14位输入位宽结构的DDFS，对实现该方法定点量化的数字系统进行了分析和优化，结果表明，量化后的DDFS输出信号幅度的绝对误差小于2.6×10-4，SFDR约93 dBc，接近理论上的SFDR上界。该研究工作为下一代天基感应式磁力仪的高精度在轨定标信号源提供一种可能的新方法。

全文链接：http://www.chinaaet.com/article/3000078619

中文引用格式： 韩潇，曾立，占丰，等. 基于分段多项式近似的DDFS研究及FPGA实现[J].电子技术应用，2018，44(3)：22-25，30.
英文引用格式： Han Xiao，Zeng Li，Zhan Feng，et al. FPGA implementation of a direct digital frequency synthesizer based on piecewise polynomial approximation[J]. Application of Electronic Technique，2018，44(3)：22-25，30.

9、基于前导的OFDM系统信道估计及FPGA实现

摘要： 在分析了802.11a WLAN系统发送与接收机模型基础上，提出了基于前导的OFDM的信道估计与均衡及FPGA实现的方案，其中包括信道的估计与补偿。方案中的各电路模块使用Verilog HDL语言编写，并在Xilinx 的编程软件Vivado 14.2下进行编译、仿真与综合。仿真结果表明：电路系统各模块运行良好，能够对信道进行估计与补偿，符合设计要求。

全文链接：http://www.chinaaet.com/article/3000077194

中文引用格式： 魏良财，彭端. 基于前导的OFDM系统信道估计及FPGA实现[J].电子技术应用，2018，44(2)：20-22，26.
英文引用格式： Wei Liangcai，Peng Duan. The FPGA implementation of OFDM system on channel estimation and equalization on preamble[J]. Application of Electronic Technique，2018，44(2)：20-22，26.

10、带通采样星载AIS非相干接收机的FPGA实现

摘要： 针对星载船舶自动识别系统(AIS)接收机接收信号带宽窄、多普勒频偏大，以及系统复杂度要求低的特点，在FPGA上设计了一种带通采样的AIS非相干接收机，采用两级数字下变频结构来降低FPGA处理压力，并减少逻辑资源消耗；采用数字鉴频和低通滤波的方法实现AIS信号的非相干解调。在AD9246+Xilinx xc4vlx80 FPGA的核心板上进行了AIS信号的解调测试，验证设计的正确性。该设计方案占用资源少，有利于AIS设备的小型化，并降低了硬件成本。

全文链接：http://www.chinaaet.com/article/3000075993

中文引用格式： 唐然，吴虹，程树军，等. 带通采样星载AIS非相干接收机的FPGA实现[J].电子技术应用，2018，44(1)：33-36.
英文引用格式： Tang Ran，Wu Hong，Cheng Shujun，et al. FPGA implementation of satellite based AIS non-coherent receiver with bandpass sampling[J]. Application of Electronic Technique，2018，44(1)：33-36.

11、基于FPGA的多模式数字匹配滤波器的设计与实现

摘要： 数字匹配滤波器（DMF）是直接序列扩频（DSSS）通信系统的关键部件，采用FPGA设计数字匹配滤波器可以获得更高的系统性能。首先介绍了数字匹配滤波器的原理，然后阐述了多模式DMF的设计原理，在同一个直接序列扩频通信系统的接收端集成多种模式，实现对多种扩频比扩频信号的解扩，提高通信系统的性能。在此基础上，通过MATLAB仿真验证其有效性，最后给出了FPGA实现的过程和结果。

全文链接：http://www.chinaaet.com/article/3000074753

中文引用格式： 林鑫. 基于FPGA的多模式数字匹配滤波器的设计与实现[J].电子技术应用，2017，43(12)：13-16.
英文引用格式： Lin Xin. Design and implementation of multi-mode digital matched filter based on FPGA[J].Application of Electronic Technique，2017，43(12)：13-16.

12、基于FPGA的高精度数字程控直流变换器设计

摘要： 精密仪器的快速发展对直流变换器品质提出愈来愈高的要求。为了获得稳定高性能直流输出，提出一种以FPGA为核心的数字程控直流变换器。介绍了该变换器的总体方案，给出主要硬件电路和软件设计。实验结果表明，该变换器具有输出精度高、纹波小、稳定性好和可靠性高等特点，能够满足电子测量领域的要求。

全文链接：http://www.chinaaet.com/article/3000074576

中文引用格式： 张根苗，李斌，王群，等. 基于FPGA的高精度数字程控直流变换器设计[J].电子技术应用，2017，43(11)：139-142，146.
英文引用格式： Zhang Genmiao，Li Bin，Wang Qun，et al. Design of a high precision digital programmable DC converter based on FPGA[J].Application of Electronic Technique，2017，43(11)：139-142，146.

13、基于FPGA的自适应MIMO-OFDM无线基带传输系统的研究

摘要： 针对自适应MIMO-OFDM无线基带传输系统，提出了一种并行复用的基4-FFT/IFFT算法的FPGA实现方法，并对其中的自适应数字调制、STBC编码和FFT/IFFT模块进行了FPGA实现研究和仿真。仿真结果表明，该方法实现了模块的功能，且性能良好，具有一定的应用价值。

全文链接：http://www.chinaaet.com/article/3000072691

中文引用格式： 谭凯，彭端. 基于FPGA的自适应MIMO-OFDM无线基带传输系统的研究[J].电子技术应用，2017，43(10)：44-46，51.
英文引用格式： Tan Kai，Peng Duan. Research of adaptive MIMO-OFDM wireless baseband transmission system based on FPGA[J].Application of Electronic Technique，2017，43(10)：44-46，51.

14、基于ADF4351和FPGA的合成频率源的设计

摘要： 以数字锁相环ADF4351和Xilinx公司的Spartan-6系FPGA为主要元件设计了一个合成频率源。重点讨论了ADF4351的工作原理、两者之间的SPI通信过程、电路板的设计过程，并给出了关键的控制代码和性能测试结果。该频率源具有结构简单、成本低廉、代码占用资源少、易于维护和升级等特点，在100~700 MHz的宽频范围内可输出SFDR为40 dB左右的稳定波形。

全文链接：http://www.chinaaet.com/article/3000072631

中文引用格式： 王晗，程诚，施嘉儒. 基于ADF4351和FPGA的合成频率源的设计[J].电子技术应用，2017，43(10)：34-38，43.
英文引用格式： Wang Han，Cheng Cheng，Shi Jiaru. Design of a frequency synthesizer based on ADF4351 and FPGA[J].Application of Electronic Technique，2017，43(10)：34-38，43.

15、基于FPGA的高速串行数据收发接口设计

摘要： 针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题，设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路，在单通道传输速率为6 Gb/s的条件下完成数据收发测试，验证了传输过程中数据的同步性、准确性及整体方案的可行性。设计结果表明，这种串行传输方式不仅解决了并行传输所带来的诸多问题，还降低了制板设计时PCB布线的复杂程度、减少了板层数量、节约了成本。

全文链接：http://www.chinaaet.com/article/3000067258

中文引用格式： 刘安，禹卫东，马小兵，等. 基于FPGA的高速串行数据收发接口设计[J].电子技术应用，2017，43(6)：48-51.
英文引用格式： Liu An，Yu Weidong，Ma Xiaobing，et al. Design of high-speed serial data transceiver interface based on FPGA[J].Application of Electronic Technique，2017，43(6)：48-51.

16、基于FPGA的极化码译码研究及实现

摘要： 在二进制离散无记忆信道中极化码可以达到其信道极限容量，并且实现的复杂度较低，这在通信领域无疑是一个重大突破，因此在FPGA中实现极化码的译码有着非常重要的研究意义。首先介绍了SC（Successive Cancellation）译码算法，并将该算法的蝶形结构改进为线形结构从而提高了译码效率；接着对译码算法做了包括最小和译码、定点量化和资源共享的改进，以便于在硬件中更容易实现；最后在FPGA中实现了极化码的译码并给出了测试波形以及对不同编码块长度的综合资源进行了对比。实验结果表明，译码的最高频率可达145 MHz，吞吐率可达36.4 Mbps。

全文链接：http://www.chinaaet.com/article/3000067130

中文引用格式： 邓媛媛，卿粼波，王正勇，等. 基于FPGA的极化码译码研究及实现[J].电子技术应用，2017，43(6)：37-40，44.
英文引用格式： Deng Yuanyuan，Qing Linbo，Wang Zhengyong，et al. The research and implementation of polarization code decoding based on FPGA[J].Application of Electronic Technique，2017，43(6)：37-40，44.

17、基于能量攻击的FPGA克隆技术研究

摘要： 针对FPGA克隆技术展开研究，指出其关键问题在于对加密密钥的攻击，并以Xilinx公司7系列FPGA为列，讨论了采用AES-256 CBC模式解密条件下的攻击点函数选择方法，通过单比特功耗模型实施差分能量攻击，成功恢复了256 bit密钥。同时，针对不可直接代入密钥检验正确性的问题，设计了一种基于DPA攻击相关系数极性的检验方法，避免了密钥错误引起FPGA错误配置，实验表明，该方法能够有效消除相关系数的“假峰”现象。

全文链接：http://www.chinaaet.com/article/3000063978

中文引用格式： 许纪钧，严迎建. 基于能量攻击的FPGA克隆技术研究[J].电子技术应用，2017，43(4)：47-50.
英文引用格式： Xu Jijun，Yan Yingjian. FPGA cloning technology based on power attack[J].Application of Electronic Technique，2017，43(4)：47-50.

18、基于FPGA的宽频超声波电源频率跟踪系统设计

摘要： 针对传统超声波电源无法驱动及锁频不同谐振频率段的换能器，实现不了宽频域内的锁相和频率跟踪的问题，设计了一种基于FPGA的具有自动频率搜索与跟踪、动态匹配不同谐振频率换能器的宽频域超声波电源。根据换能器的阻抗特性曲线，设计出动态步长的宽频域频率搜索方法，快速跟踪到换能器的谐振频率，并根据反馈电路的电压电流相位差，实时调整输出频率，锁定整个系统工作在谐振状态。实验结果表明，设计的宽频域超声波电源频率搜索快、跟踪准，动态匹配换能器适应性好。

全文链接：http://www.chinaaet.com/article/3000062398

中文引用格式： 苏文虎，陈迅. 基于FPGA的宽频超声波电源频率跟踪系统设计[J].电子技术应用，2017，43(3)：59-62.
英文引用格式： Su Wenhu，Chen Xun. Research on frequency tracking system of wide-band ultrasonic power supply based on FPGA[J].Application of Electronic Technique，2017，43(3)：59-62.

19、彩色视频增强算法关键技术FPGA实现

摘要： 随着视频设备的高速发展，数字视频相关应用同样发展迅速，如监控设备、行车记录仪以及手机等电子产品。而如今数字视频图像增强的算法层出不穷，由于算法的复杂程度比较高，很难满足实时性这一基本的要求。讨论了基于Retinex模型的处理图像像素以及拉伸尺度可配置的关键技术，对关键模块进行实践以及仿真，最后将其通过FPGA实现（Vertex-5），系统时钟125 MHz，可以满足30 f/s的(2 000×2 048)像素的图像。

全文链接：http://www.chinaaet.com/article/3000055558

中文引用格式： 杨学博，李磊，陈光拓. 彩色视频增强算法关键技术FPGA实现[J].电子技术应用，2016，42(11)：37-39，43.
英文引用格式： Yang Xuebo，Li Lei，Chen Guangtuo，et al. Key technology of color video enhancement algorithm and FPGA implementation[J].Application of Electronic Technique，2016，42(11)：37-39，43.

20、基于ARM与FPGA的便携式GNSS信号采集回放系统设计

摘要： 设计了一种基于ARM与FPGA的便携式GNSS导航信号采集回放系统。该系统可采集复杂情况下的导航卫星信号，并且增益可控，为导航接收机测试提供了特定的信号源。系统将导航卫星信号经射频电路转换为数字中频信号，通过FPGA处理后保存至SATA硬盘。ARM处理器作为监控端发送指令至FPGA，控制FPGA进行数据采集与回放，同时接收监控接收机串口发送的报文，提取载噪比信息，并绘制载噪比柱状图。该系统ARM端基于嵌入式Linux系统开发，采用Qt4设计用户图形界面，可扩展及可移植性强，为系统的后续开发提供了保障。实验结果表明，该系统信号质量满足要求，ARM监控端数据处理时间在200 ms～500 ms之间，实时性良好。

全文链接：http://www.chinaaet.com/article/3000054584

中文引用格式： 张婉明，李琦，李金海，等. 基于ARM与FPGA的便携式GNSS信号采集回放系统设计[J].电子技术应用，2016，42(10)：58-61.
英文引用格式： Zhang Wanming，Li Qi，Li Jinhai，et al. Design of portable GNSS signal capture and playback system based on ARM and FPGA[J].Application of Electronic Technique，2016，42(10)：58-61.

21、基于多片FPGA的FHDS卫星测控信号捕获设计

摘要： 多片FPGA组成的星形系统可解决跳频和直接序列混合扩频（FHDS）卫星测控信号大时延差高动态条件下的快速捕获问题。捕获搜索时采用1“主”+N“副”形式的Multi-FPGA组分时进行多普勒搜索，主FPGA实现捕获控制和快速解跳解扩，其余N片FPGA实现码片以下时间差的精细搜索和相干累积。针对信号体制和捕获性能需求，所有芯片均采用Xilinx公司的基于RAM的XQR4VFX系列。本设计解决了单片宇航级FPGA资源受限条件下复杂捕获问题，具有FPGA配置文件数目少、成本低、功耗低的优点。

全文链接：http://www.chinaaet.com/article/3000053171

中文引用格式： 陈啸，李广侠，李志强，等. 基于多片FPGA的FHDS卫星测控信号捕获设计[J].电子技术应用，2016，42(7)：72-75.
英文引用格式： Chen Xiao，Li Guangxia，Li Zhiqiang，et al. Multi-FPGA acquisition of FHDS satellite TT&C signal[J].Application of Electronic Technique，2016，42(7)：72-75.

22、基于FPGA的SCL译码算法优化与设计

摘要： 由于极化码被指出在二进制离散无记忆信道中具有实现其极限容量的理论性能，近年来极化码在通信领域的贡献日渐凸显。极化码的译码系统可采用软件或者硬件方式实现，其中使用软件方式时译码效率受限于CPU的串行处理模式，因此在具有并行工作模式的FPGA上进行极化码的译码实现对于通信系统来说具有非常大的意义。首先介绍了极化码的SCL译码算法；然后针对该算法进行优化从而提高译码效率，以及针对该算法在FPGA上的实现进行了定点量化的改进；最后对译码器进行硬件仿真，以及在FPGA上进行了实现与性能分析。实验结果表明该译码器在码长为512时译码最高频率为143.988 MHz，吞吐率为28.79 Mb/s。

全文链接：http://www.chinaaet.com/article/3000094610

中文引用格式： 廖海鹏，卿粼波，滕奇志，等. 基于FPGA的SCL译码算法优化与设计[J].电子技术应用，2018，44(12)：1-4，8.
英文引用格式： Liao Haipeng，Qing Linbo，Teng Qizhi，et al. The optimization and design of SCL decoding algorithm based on FPGA[J]. Application of Electronic Technique，2018，44(12)：1-4，8.

23、AVS 3D实时解码器在 FPGA/SoC平台上的设计与实现

摘要： AVS(audio video coding standard)工作组针对3D视频提出了双目立体视频编解码方案。以AVS双目拼接算法为核心，通过FPGA硬件加速模块完成双目立体ES流的语法元素解析，与SoC开发板Xilinx ZYNQ 7020协同工作，创新性地在FPGA/SoC协同平台上实现了AVS 3D实时解码器。

全文链接：http://www.chinaaet.com/article/3000003659

中文引用格式：任鹏飞,于鸿洋.AVS 3D实时解码器在FPGA/SoC平台上的设计与实现[J].电子技术应用,2015,41(05):28-31.

24、基于FPGA的AXI4总线时序设计与实现

摘要： 针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明，依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系，实现数据的高速正确传输，总线数据传输速率能够达到1.09 GB/s。

全文链接：http://www.chinaaet.com/article/3000005491

中文引用格式：马飞,刘琦,包斌.基于FPGA的AXI4总线时序设计与实现[J].电子技术应用,2015,41(06):13-15+19.

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