基于Liberate+Tempus的先进老化时序分析方案
2022年电子技术应用第8期
欧阳可青1，2，王 彬1，魏 琦1，2，鲁 超1，陈俊豪3，李鸣霄3
1.深圳市中兴微电子技术有限公司，广东 深圳518055； 2.移动网络和移动多媒体技术国家重点实验室，广东 深圳518055；3.上海楷登电子科技有限公司，上海200000
摘要： 在先进工艺节点(7 nm，5 nm及以下)下，电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大，进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况，并针对性地设置时序裕量，才能确保芯片在服役期限中可靠地运行。鉴于此，导入基于Liberate+Tempus的考虑老化效应的静态时序分析(aging-aware STA)方案。评估结果显示，该方案能在兼顾效率、准确性、多样场景老化时序分析的同时实现时序裕量释放，为达成具备更高可靠性和更佳性能的先进芯片设计提供有力依据。
中图分类号： TN402
文献标识码： A
DOI：10.16157/j.issn.0258-7998.229806
中文引用格式： 欧阳可青，王彬，魏琦，等. 基于Liberate+Tempus的先进老化时序分析方案[J].电子技术应用，2022，48(8)：60-64，69.
英文引用格式： Ouyang Keqing，Wang Bin，Wei Qi，et al. Advanced aging-aware STA solution based on Liberate+Tempus[J]. Application of Electronic Technique，2022，48(8)：60-64，69.
文献标识码： A
DOI：10.16157/j.issn.0258-7998.229806
中文引用格式： 欧阳可青，王彬，魏琦，等. 基于Liberate+Tempus的先进老化时序分析方案[J].电子技术应用，2022，48(8)：60-64，69.
英文引用格式： Ouyang Keqing，Wang Bin，Wei Qi，et al. Advanced aging-aware STA solution based on Liberate+Tempus[J]. Application of Electronic Technique，2022，48(8)：60-64，69.
Advanced aging-aware STA solution based on Liberate+Tempus
Ouyang Keqing1，2，Wang Bin1，Wei Qi1，2，Lu Chao1，Chen Junhao3，Li Mingxiao3
1.Department of Back-End Design，Sanechips Technology Co.，Ltd.，Shenzhen 518055，China； 2.State Key Laboratory of Mobile Network and Mobile Multimedia Technology，Shenzhen 518055，China； 3.Shanghai Cadence Electronics Technology Co.，Ltd.，Shanghai 200000，China
Abstract： At the advanced process nodes(7 nm，5 nm and belows), circuit aging has become a neck problem that restricts chip performance and reliability. The aging effects may cause increasing cell delay, and thus led to the risk of path timing violation. The IC design engineers need to predict the aging timing in the timing analysis and set some aging margin accordingly to ensure the reliable operation of the chip during the service life-time. In view of this, this paper introduces an advanced aging-aware STA solution based on Liberate+Tempus. Evaluation results show that this solution can release the over-designed time margin while keeping the analysis efficiency, the accuracy, as well as the multi-situation analysis capability, thus providing a powerful basis for achieving advanced chip design with higher reliability and better performance.
Key words : chip aging；static timing analysis；Tempus；aging-aware STA
0 引言
在数字电路物理设计中，随着晶体管特征尺寸不断减小到7 nm、5 nm及以下，器件性能对老化的敏感度急剧增加，电路老化已经成为制约芯片性能和可靠性的关键问题。研究表明，以偏置温度不稳定性(Bias Temperature Instability，BTI)和热载流子效应(Hot Carrier Injection，HCI)为主的老化效应将导致标准单元(可称为cell)延时增大，进而产生路径时序违例的风险[1-3]。对此，IC设计工程师需要在芯片物理实现阶段即进行考虑老化的时序分析，通过设置针对性的时序裕量(margin)来覆盖老化后的恶劣时序场景，确保芯片在服役期限中可靠运行。在先进工艺芯片设计中，精确的老化时序分析并确认合理的margin是一个关键问题。偏大的margin会导致过设计，带来额外成本并限制芯片性能，而偏小的margin会导致欠设计，造成失效泄露的风险。
本文利用基于Liberate+Tempus 的aging-aware STA 方案进行先进芯片的老化时序分析，评估其效率、准确性以及针对多样应用场景的老化时序分析能力。
本文详细内容请下载：http://www.chinaaet.com/resource/share/2000004652。
作者信息：
欧阳可青1，2，王 彬1，魏 琦1，2，鲁 超1，陈俊豪3，李鸣霄3
(1.深圳市中兴微电子技术有限公司，广东 深圳518055；
2.移动网络和移动多媒体技术国家重点实验室，广东 深圳518055；3.上海楷登电子科技有限公司，上海200000)
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