基于FPGA的图像压缩编解码系统设计AET-电子技术应用-最丰富的电子设计资源平台

基于FPGA的图像压缩编解码系统设计
所属分类：技术论文
上传者：aetmagazine
文档大小：727 K
标签： FPGA JPEG压缩算法 RS_232
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文档介绍：针对图像处理的实时性要求，设计了一种基于FPGA的图像压缩编解码系统。该系统包括实时图像采集、JPEG压缩以及UART传输等功能。采用Altera公司的DE系列开发板，应用Verilog HDL硬件描述语言对D5M摄像头进行配置，完成图像采集。在图像压缩模块，重点对2D-DCT变换进行改进。在基于Chen算法的基础上采用二分频信号控制器，减少了加法器的调用，实现其快速运算，进而完成图像压缩功能。在URAT传输模块，主要完成串行通信与并行通信间的转换。测试表明，图像的压缩比达到26.3:1，其均值信噪比大于40 dB，压缩后的视觉效果良好，符合设计要求。
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